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Xilinx MicroBlaze软核驱动DDR3
Xilinx MicroBlaze软核驱动DDR3说明:通过Vivado生成MicroBlaze工程导入SDK实现DDR3的读写。环境:Vivado2018.3。IP核:MicroBlaze。参考手册:pg142: AXI UART Lite v2.0ug586:7Series_MIS文章目录1.DDR简介1.1DDR3地址2. MicroBlaze简介3.MicroBlaze设计流程3.2 DDR Block Design 流程4.SDK工程1.DDR简介MT41K256M16xx-1原创 2021-03-31 11:25:17 · 7439 阅读 · 6 评论 -
Xilinx JESD204B IP AXI驱动代码
说明:Xilinx JESD204B IP AXI驱动代码,通过VIO进行JESD204B IP和寄存器的读写。参考博客:Xilinx_JESD204B效果简单展示如下:方便调试,将AXI_Lite接口接入VIO调试。调试过程如下:JESD_VIO_DEBUG: 1:通过Vavido的VIO模式就可以对JESD204 IP进行配置。 0:通过代码配置。JESD_CMD 1:读寄存器 0:写寄存器JESD_RESET 1:复位 0:取消复位JESD_ADDR 进行原创 2021-09-07 23:11:41 · 5013 阅读 · 1 评论 -
Xilinx_JESD204B
Xilinx_JESD204B_AXI配置说明:通过FPGA的高速数据接口JESD204B对AD9625进行高速采集。环境:Vivado2018.3。IP核:JESD204(7.2)。参考手册:pg066_jesd204 v7.2。资料以及IP_licence:JESD204BAXI协议资料:AXI文章目录JESD204B概述JESD204B接口术语JESD204B 层JESD204B_AXI介绍AXI介绍JESD204B__AXI_Lite接口AXI-Lite接口介绍AXI-Lite接口信号原创 2022-03-04 15:09:53 · 11658 阅读 · 11 评论 -
基于XDMA 的PCIE读写DDR
基于XDMA 的PCIE读写DDR概述: 想实现基于FPGA的PCIe通信,查阅互联网各种转载…基本都是对PCIe的描述,所以想写一下基于XDMA的PCIe通信的实现(PCIe结构仅做简单的描述(笔记),了解详细结构移至互联网)。实现功能:PC通过PCIE读写DDR,同时用户通过逻辑代码可以读取被写入DDR内的数据(我是通过VIO实现DDR任意地址,任意数据大小的读取。)。实践实践!!!说明:参考文档:PCI Express Base Specification Revision 3.0P原创 2021-08-05 11:59:55 · 9084 阅读 · 6 评论 -
基于Xilinx XDMA 的PCIE通信
基于Xilinx XDMA 的PCIE通信概述: 想实现基于FPGA的PCIe通信,查阅互联网各种转载…基本都是对PCIe的描述,所以想写一下基于XDMA的PCIe通信的实现(PCIe结构仅做简单的描述(笔记),了解详细结构移至互联网)。实践实践!!!说明:参考文档:PCI Express Base Specification Revision 3.0PCI Express Base Specification Revision 5.0pg195-pcie-dmaPCI Express体系原创 2021-07-09 10:36:48 · 10203 阅读 · 26 评论 -
基于Xilinx XDMA 的PCIE通信
基于Xilinx XDMA 的PCIE通信概述: 想实现基于FPGA的PCIe通信,查阅互联网各种转载…基本都是对PCIe的描述,所以想写一下基于XDMA的PCIe通信的实现(PCIe结构仅做简单的描述(笔记),了解详细结构移至互联网)。实践实践!!!说明:参考文档:PCI Express Base Specification Revision 3.0PCI Express Base Specification Revision 5.0pg195-pcie-dmaPCI Express体系原创 2021-12-05 10:56:37 · 6716 阅读 · 6 评论