Crazzy_M的博客

Xilinx AXI Uartlite IP核的使用说明：通过AXI Uartlite IP核实现FPGA与PC的串口通信。环境：Vivado2018.3。IP核：AXI Uartlite(2.0)。参考手册：pg142-axi-uartlite。AXI协议资料：AXI文章目录1.串口通信协议1.1基础知识：1.2串口传输格式1.3深入理解波特率2.串口是怎样传输数据的2.1串口数据解析3.AXI Lite协议3.1 AXI介绍3.2 Uart_AXI_Lite接口3.3 AXI-Lite接口介

说明：AXI Uartlite IP AXI驱动代码根据博客：Xilinx AXI Uartlite IP核的使用有问题联系微信：Crazzy_M效果简单展示：module uart#( parameter UART_REG_NUM = 2 )( input s_axi_aclk, input s_axi_aresetn, input rx, output tx, output interrupt