Crazzy_M的博客

FIFO最小深度计算文章目录1、FIFO最小深度2、示例分析1、FIFO最小深度  在数据的传输中当读速率慢于写速率时，FIFO便可被用作系统中的缓冲元件或队列，类似于水流经过一个缓冲区，上游水流速度快，下游水流速度慢，部分水就可以被缓存在中间的缓冲区，但是上游与下游的水速差距过大，就会导致流入中间缓存区的水超出了缓存区承受能力导致水的溢出，不能顺利到达下游。在上游水流速度最大，下游水流速度最小的情况下，中间缓冲区不能溢出的大小就是我们关系的问题。  同理，读写速率差距过大，FIFO深度太小，就

竞争与冒险文章目录1、竞争与冒险产生原因2、判断电路是否存在竞争-冒险现象3、消除竞争与冒险1、竞争与冒险产生原因  观察以下门电路，Gate1为 非门，Gate2为 与门，实现了逻辑F=A&A‾F = A{\rm{\& }}\overline A F=A&A理想情况下输入与输出的关系为：但是由于门电路的输入到输出是一定会有时间延迟的，这个时间通常叫做电路的开关延迟，就会导致出现以下毛刺。（Gate1输入到输出有一定的延迟，导致 ~A信号就会滞后于A一段时间）~

奇数分频文章目录1、奇数分频介绍2、通过时钟 相或 实现奇数分频3、通过时钟 相与 实现奇数分频4、通过时钟 相异或 实现奇数分频5、测试代码1、奇数分频介绍  奇数分频（2N+1），以三分频（N=1）为例，三分频即分频后的时钟半周期（周期）是原时钟半周期（周期）的3倍宽度。  偶数分频我们只需要借助原时钟的上升沿或者下降沿进行计数分频，但是要实现奇数分频我们就要同时利用原时钟的上升沿和下降沿。可以通过原时钟的上升沿和下降沿计数产生clk1和clk2，再通过clk1和clk2的关系实现奇数分频。

时钟抖动（Clock Jitter）和时钟偏斜（Clock Skew）文章目录1、时钟抖动（Clock Jitter）2、时钟偏斜（Clock Skew）3、时钟抖动和时钟偏斜的区别1、时钟抖动（Clock Jitter）  时钟抖动指的在某一个给定的点上时钟周期发生短暂性变化，使得时钟周期在不同的周期上可能加长或者缩短。（两个时钟周期存在差值，是时钟发生器内部产生的，和晶振或者PLL内部电路有关，布线对其没有影响）；它是频率上的不确定。  时钟边沿的变化不可能总是理想的瞬变，它总会有一个从高到低

建立时间与保持时间的计算文章目录1、建立时间与保持时间概述及模型2、寄存器之间数据传输时建立时间与保持时间3、寄存器之间数据传输时建立时间余量与保持时间余量计算4、 FPGA允许的最大时钟频率或最小时钟周期5、计算FPGA时钟所允许的最大频率或最小时钟周期6、违反建立和保持时间会发生什么？1、建立时间与保持时间概述及模型建立时间（Tsu）： 在时钟采样之前，输入必须稳定一段时间，该时间量称为建立时间。理想最优建立时间：保持时间（Th）： 在时钟沿之后输入到触发器稳定所需的最短时间。理想最优

FPGA/IC秋招笔试面试经典100题（含答案及详解），持续更新。。。