FPGA/IC秋招笔试面试题(续)
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FIFO最小深度计算
FIFO最小深度计算文章目录1、FIFO最小深度2、示例分析1、FIFO最小深度 在数据的传输中当读速率慢于写速率时,FIFO便可被用作系统中的缓冲元件或队列,类似于水流经过一个缓冲区,上游水流速度快,下游水流速度慢,部分水就可以被缓存在中间的缓冲区,但是上游与下游的水速差距过大,就会导致流入中间缓存区的水超出了缓存区承受能力导致水的溢出,不能顺利到达下游。在上游水流速度最大,下游水流速度最小的情况下,中间缓冲区不能溢出的大小就是我们关系的问题。 同理,读写速率差距过大,FIFO深度太小,就原创 2021-07-23 17:01:46 · 4966 阅读 · 5 评论 -
奇数分频器的实现
奇数分频文章目录1、奇数分频介绍2、通过时钟 相或 实现奇数分频3、通过时钟 相与 实现奇数分频4、通过时钟 相异或 实现奇数分频5、测试代码1、奇数分频介绍 奇数分频(2N+1),以三分频(N=1)为例,三分频即分频后的时钟半周期(周期)是原时钟半周期(周期)的3倍宽度。 偶数分频我们只需要借助原时钟的上升沿或者下降沿进行计数分频,但是要实现奇数分频我们就要同时利用原时钟的上升沿和下降沿。可以通过原时钟的上升沿和下降沿计数产生clk1和clk2,再通过clk1和clk2的关系实现奇数分频。原创 2021-05-26 10:11:14 · 8094 阅读 · 7 评论 -
时钟抖动(Clock Jitter)和时钟偏斜(Clock Skew)
时钟抖动(Clock Jitter)和时钟偏斜(Clock Skew)文章目录1、时钟抖动(Clock Jitter)2、时钟偏斜(Clock Skew)3、时钟抖动和时钟偏斜的区别1、时钟抖动(Clock Jitter) 时钟抖动指的在某一个给定的点上时钟周期发生短暂性变化,使得时钟周期在不同的周期上可能加长或者缩短。(两个时钟周期存在差值,是时钟发生器内部产生的,和晶振或者PLL内部电路有关,布线对其没有影响);它是频率上的不确定。 时钟边沿的变化不可能总是理想的瞬变,它总会有一个从高到低原创 2021-05-25 10:00:29 · 16998 阅读 · 4 评论 -
建立时间与保持时间
建立时间与保持时间的计算文章目录1、建立时间与保持时间概述及模型2、寄存器之间数据传输时建立时间与保持时间3、寄存器之间数据传输时建立时间余量与保持时间余量计算4、 FPGA允许的最大时钟频率或最小时钟周期5、计算FPGA时钟所允许的最大频率或最小时钟周期6、违反建立和保持时间会发生什么?1、建立时间与保持时间概述及模型建立时间(Tsu): 在时钟采样之前,输入必须稳定一段时间,该时间量称为建立时间。理想最优建立时间:保持时间(Th): 在时钟沿之后输入到触发器稳定所需的最短时间。理想最优原创 2021-05-19 14:44:28 · 30360 阅读 · 16 评论 -
FPGA/IC 秋招笔试/面试题总结(目录)
FPGA/IC 秋招笔试/面试题总结-目录介绍文章目录FPGA/IC 秋招笔试/面试题总结-目录介绍一、FPGA内部资源1. 什么是FPGA2.FPGA内部资源二、同步时钟、同步/异步电路1.同步时钟2.同步/异步电路三、同步复位/异步复位1.同步复位2. 异步复位3. 异步复位同步释放四、同步FIFO/异步FIFO1.同步FIFO2.异步FIFO五、FIFO最小深度计算1.FIFO最小深度2.示例分析六、逻辑电平1.TTL电平标准2.LVTTL电平标准3.CMOS电平标准4.LVCOMS电平标准5.RS原创 2021-09-06 16:23:07 · 17566 阅读 · 6 评论 -
FPGA/IC 秋招笔试/面试题总结(续)
FPGA/IC 秋招笔试/面试题总结(续)来啦…文章目录二十七、状态机1. Moore/Mealy状态机2.一、二、三段式状态机二十七、状态机1. Moore/Mealy状态机(1)Moore状态机:输出只由当前状态决定,即次态=f(现态。输入),输出=f(现态)Moore型状态机的输出信号是直接由状态寄存器译码得到的。Moore型状态机检测序列1101如下Moore型状态机输出函数只由状态变量决定,想要输出Z=1,必须S4状态形成,即寄存器中的1101都打进去后才可以。输出Z=1会在原创 2021-08-27 17:10:08 · 18790 阅读 · 10 评论