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FPGA
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Input delay 时序约束实例
Input delay 时序约束实例概述: 对Input delay时序约束做以描述以及实例分析。必备基础:建立时间与保持时间文章目录1、 IO时序分析的基本模型2、引出Input delay3、Input delay时序约束实例以及时序报告解读4、以传感器送数据到FPGA为例分析input delay4.1 、传感器在模式一(数据起始与时钟的下降沿对齐)下时序分析4.2 、传感器在模式二(数据起始与时钟的上升沿对齐)下时序分析1、 IO时序分析的基本模型我们要想进行FPGA内部IO的时序分析,原创 2021-07-29 19:21:31 · 2930 阅读 · 0 评论 -
竞争与冒险
竞争与冒险文章目录1、竞争与冒险产生原因2、判断电路是否存在竞争-冒险现象3、消除竞争与冒险1、竞争与冒险产生原因 观察以下门电路,Gate1为 非门,Gate2为 与门,实现了逻辑F=A&A‾F = A{\rm{\& }}\overline A F=A&A理想情况下输入与输出的关系为:但是由于门电路的输入到输出是一定会有时间延迟的,这个时间通常叫做电路的开关延迟,就会导致出现以下毛刺。(Gate1输入到输出有一定的延迟,导致 ~A信号就会滞后于A一段时间)~原创 2021-05-29 10:59:43 · 5885 阅读 · 2 评论 -
同步、异步复位、异步复位同步释放
同步、异步复位、异步复位同步释放文章目录1、同步复位2、异步复位2.1、异步复位的隐患3、异步复位、同步释放1、同步复位 同步复位,顾名思义是复位信号和时钟同步,当时钟上升沿检测到复位信号,执行复位操作。同步复位没有用到寄存器的异步复位CLR端口,综合出来的实际电路只是把复位信号rst_n作为逻辑输入的使能信号。同步复位代码://同步复位module top( input clk, input rst_n, input a, output reg b );always原创 2021-05-20 11:11:26 · 3436 阅读 · 2 评论 -
异步FIFO_Verilog实现
异步FIFO_Verilog实现概述: FIFO本质上还是RAM,是一种先进先出的数据缓存器(先存入的数据先取出)。它与普通存储器的区别:没有外部读写地址线,只能顺序写入数据,顺序的读出数据,其数据地址由内部读写指针自动加1,不像其他存储器可以由地址线决定读取或写入某个指定的地址,异步FIFO读写时钟不同,读写是相互独立的。用途:(1)跨时钟域多bit传输:读写可以由不同的时钟控制,使用异步FIFO可以在两个不同时钟系统之间快速方便的传输数据。(2)数据匹配:对于不同宽度的数据接口可以使用FIFO,原创 2021-05-18 23:09:17 · 4197 阅读 · 3 评论 -
Xilinx MicroBlaze软核的使用-Uartlite
Xilinx_MicroBlaze的使用-Uartlite说明:通过Vivado生成MicroBlaze工程导入SDK实现LED的控制、串口与PC的通信。环境:Vivado2018.3。IP核:MicroBlaze。参考手册:pg142: AXI UART Lite v2.0文章目录1. MicroBlaze简介2.MicroBlaze设计流程2.1 .新建工程:2.2 创建Block Design3. SDK1. MicroBlaze简介 MicroBlaze嵌入式软核是一个被Xili原创 2021-03-28 19:05:05 · 9510 阅读 · 5 评论 -
Xilinx_RAM_IP核的使用
Xilinx_RAM_IP核的使用说明:单口RAM、伪双口RAM、双口RAM的读写,以及RAM资源占用的分析。原创 2021-03-18 17:46:54 · 4692 阅读 · 2 评论 -
Vivado_VIO误区_初始显示的值不一定是实际的值
Vivado_VIO误区_初始显示的值不一定是实际的值说明: 实操从ISE移植一个芯片驱动工程到Vivado,一样的代码加ILA和VIO,通过VIO控制芯片寄存器的读写,Vivado这边通过VIO就是无法正常访问寄存器。最终找到问题,如果有多个VIO输出信号,并且下载bit后你没改变VIO中的按钮值或Text值,VIO显示的值不一定是你信号中的值,可能是上次操作VIO时的记忆值。把每个VIO重新触发一次,才可能是正确的值。一点点调试经验:如有错误欢迎指导!!!...原创 2020-12-07 17:16:52 · 1345 阅读 · 0 评论 -
FPGA_MIG驱动DDR3
FPGA_MIG驱动DDR3说明:FPGA: zynq(7z100)。DDR3:MT41K256M16TW-107:内存大小为512MB,数据接口为16bit。。环境:Vivado2018.2。IP核:Memory Interface Generator(MIG 7 Series)。参考手册:ug586(7 Series Devices Memory Interface Solutions v4.1)。文章目录1.DDR型号解析2.FPGA(MIG)与DDR3连接示意图.3.DDR端口4.MI原创 2020-11-18 11:20:16 · 5850 阅读 · 6 评论 -
FPGA Xilinx 7系列高速收发器GTX通信
Xilinx 7系列高速收发器GTX说明:FPGA:TX端_zynq(7z035)RX端_zynq(7z100)。两个FPGA通过SFP(光纤)接口相连进行GTX的通信。环境:Vivado2018.2。IP核:7 Series FPGAs Transceivers Wizard(3.6)SFP模块:硬件连接示意图:文章目录1.IP核配置前熟悉原理图TX端RX端2.GTX收发器解析TX端RX端3. IP核配置TX端IP配置RX端IP配置4.生成IP Example 工程并做相应修改TX原创 2020-10-30 16:04:00 · 14024 阅读 · 11 评论 -
FPGA驱动AD芯片_实现与芯片通信
FPGA驱动AD芯片_实现与芯片通信概述: 利用FPGA实现AD芯片的时序,进一步实现与AD芯片数据的交互,主要熟悉FPGA对时序图的实现,掌握技巧后对其它芯片也一样。说明: FPGA芯片采用了altera的Cyclon IV E系列的“EP4CE10F17C8”,软件环境-Quartus-Ⅱ,采用的AD芯片为—AD-TLC549。文章目录1.AD-TLC549简介2.AD-TLC549时序图解析3.时序图转化为Verilog代码4. 仿真结果1.AD-TLC549简介位数:8位。最大转换时原创 2020-09-06 14:58:57 · 9798 阅读 · 0 评论 -
FPGA驱动VGA显示
驱动VGA显示概述: VGA(Video Graphics Array),视频图形阵列,是一种视频传输标准,具有分辨率高、显示速度快、颜色丰富等优点,不支持音频传输。说明: FPGA芯片采用了altera的Cyclon IV E系列的“EP4CE10F17C8”,软件环境-Quartus-Ⅱ。文章目录1.VGA简介1.1 VGA接口1.VGA简介1.1 VGA接口 直奔主题:...原创 2020-09-02 10:15:29 · 9174 阅读 · 5 评论 -
Verilog的结构化、数据流、行为级描述方式
Verilog的结构化、数据流、行为级描述方式概述: verilog通常可以使用三种不同的方式描述模块实现的逻辑功能:结构化、数据流、行为描述方式。结构化描述方式: 是使用实例化低层次模块的方法,即调用其他已经定义过的低层次模块对整个电路的功能进行描述,或者直接调用Verilog内部预先定义的基本门级元件描述电路的结构。数据流描述方式: 是使用连续赋值语句(assign)对电路的逻辑功能进行描述,该方式特别便于对组合逻辑电路建模。行为级描述方式: 是使用过程块语句结构(always)和比较抽象的高原创 2020-08-27 17:29:59 · 7781 阅读 · 0 评论 -
Xilinx_FIFO_IP核的使用
VIVADO_FIFO IP核的使用概述: IP核版本:FIFO Generator v13.2,配置环境vivado2018.2文章目录1.基本FIFO-IP核的配置2.FIFO读写1.基本FIFO-IP核的配置(1) .按照以下步骤双击③处的FIFO Generator到步骤2。注意:④处可以查看FIFO-IP核的版本,在官网可以下载到相应的说明文档。官网:https://china.xilinx.com/(2)进入FIFO配置页面:看图:最终的配置以及资源占用:原创 2020-08-03 17:11:59 · 9301 阅读 · 8 评论 -
FPGA学习笔记(二)__二进制编码
二进制编码文章目录BCD码有权BCD码(1)8421码BCD码 由于十进制共有0-9是个数码,因此为了能够全面的表述他们,必须使用至少4位二进制数码来表示1位十进制码。4位二进制数共有0000~1111,共16种编码形式,可以从中任选10个来分别代表十进制数中的10个数码,因此方法有很多多种。有权BCD码 有权BCD码是指表示十进制数码的4位二进制编码中,每一位二进制编码都有一定的权值,如8421码、2421码:十进制8421码2421码0000000001原创 2020-07-30 08:51:49 · 2384 阅读 · 0 评论 -
FPGA学习笔记(一)__电平知识
电平知识概述: 数字系统之间如果需要通信,就必须遵循相同的双阈值判定标准(什么条件时为1,什么条件时为0)。1.TTLTTL(Transistor-Transistor Logic),这种接口电平标准是基于三极管结构的数字系统之间。...原创 2020-07-26 11:58:15 · 5469 阅读 · 0 评论