写给大忙人的数电复习资料（002）

三、组合逻辑电路

1. 设计过程

• 列出真值表
• 写出函数表达式
• 若要选取最简单的电路，还要进行函数的化简

2. 格雷码（循环码）
   每一位都是以固定的周期进行循环的，且相邻的两个编码间只有一位不同。
3. 半加器·，全加器
   先上个半加器与全加器的区别吧：
   半加器能产生进位但是不能处理进位，而全加器可以。它们本质上是一样的，只是全加器比半加器多一个接收进位的输入端，这样全加器每一次都要考虑来自低位的进位，而半加器不用考虑，直接把两个二进制数相加就行。

• 半加器：首先你要知道下面这两个字母的意义，正常情况下，你见到的半加器符号均为它们俩。
  $S:$半加和，$C:$半加进位
  
  $S=A\oplus B$（$\oplus :$异或）,$C=AB$
• 全加器：$S_i:$全加和，$C_i:$全加进位，$C_{i-1}:$来自低位的进位
  
  $$S_i=A_i\oplus B_i\oplus C_{i-1}$$$$C_i=A_i{B}_i+A_i{C}_{i-1}+B_i{C}_{i-1}$$

4. 3线-8线译码器（74HC138）
   
   
5. 数据选择器
   
   

四、触发器

1. 你以后会遇到下面几个名词，一定要会辨析哈，很重要：

• 电平触发器：假设高电平有效，则是，在高电平时输入才对输出有控制作用。
• 脉冲触发器：一般有两个触发器，一个时钟信号去控制这两个触发器。注意，在这里引进了主从触发器的概念。在一个周期时钟信号中，假设前半周期是高电平，后半周期是低电平。在高电平时主触发器的输入有效，来控制主触发器的输出，从触发器输入无效。低电平时，主触发器输入无效，从触发器输入有效，这时从触发器的输入是上半周期中主触发器的输出。
• 同步触发器：多个触发器是否受一个时钟控制，又称为时钟控制的电平触发器。
• 边沿触发器：时钟信号在上升沿或下降沿时，输入有效。

2. RS锁存器
   是后面的触发器的基本单元
   可以由与非门构成，也可由或非门构成。这里只讲或非门构成的RS锁存器：
   
   逻辑函数为：
   $Q^{(n+1)}=S+\bar{R}{Q}^n$
   $RS=0$
   其中当R与S同为0时，$Q^{n+1}=Q^n$，R与S不能同时为1哈
3. 同步RS触发器
   与上面的RS锁存器相比，同步RS触发器多了时钟信号CP，只有当CP=1时，输入才有效
4. 同步D触发器
   $Q^{n+1}=Q^n$
   也是在CP=1期间输入才有效。
5. 边沿D触发器
   当在上升沿或下降沿时，输入有效
6. 边沿JK触发器
   $Q^{n+1}=J\overline{Q^n}+\bar{K}{Q}^n$
7. 有人该问，怎么少了个T触发器？要是按照触发器的逻辑功能来分，可以分为RS,JK,T,D触发器。
   T触发器的逻辑函数如下：
   $Q^{n+1}=T\overline{Q^n}+\bar{T}{Q}^n$