Verilog基本语法
Verilog基本语法
QNee
这个作者很懒,什么都没留下…
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关于语法、编译器以及设计者的一些看法
我们在进行程序设计的时候,不论是Verilog、C、JAVA还是其他的语言,我们总是需要遵循这种语言的语法,这样才能正确实现正确的功能。但我们遵循语法规则的根本原因是什么呢?在我们进行设计的时候,我们需要在某个特定环境下(软件),进行代码编写,然后编译器或者综合器,将代码转换成某种特定的语言,最终实现设计。从这里看,我们遵循语法规则,不是说语法规则怎么样,而是我们要完成设计,就必须符合编译器的要求,假如不符合要求,你想怎么写就怎么写,编译器也可以不进行编译等(你任性,它更任性,看谁耗得过谁),最终肯定原创 2020-08-29 10:53:32 · 490 阅读 · 0 评论 -
HDMI(二):原语
原语(primitive):在操作系统中,一般是指由若干条指令组成的程序段,用来实现某个特定功能,在执行过程中不可被中断。而在硬件设计中,原语相当于就是软件中的库函数,是芯片设计厂家为了方便开发而设计的一种专用的高速的硬件电路设计。我们可以使用这些原语来加速开发,比如说我们需要并串转换,我们可以自己写逻辑,这样虽然可以实现功能,但是速度和稳定性可能会稍差。如果用原语,因为原语是芯片厂家设计的,芯片厂家肯定比使用者更熟悉芯片的结构,所以原语相比自己设计逻辑,一般会有更好的资源利用率,更加高速稳定。Xili原创 2020-08-23 13:07:12 · 780 阅读 · 0 评论