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时序逻辑电路在组合逻辑电路中，输出仅仅与输入有关；而在时序逻辑电路中，输出不仅与输入有关，还与之前的状态有关。其实，时序逻辑电路还有一个名字，那就是状态机（State Machine ，SM）或者有限状态机（Finite State Machine，FSM）。状态机Verilog设计实例时序逻辑电路由两个部分组成，组合电路和存储电路，其中存储电路是必不可少的，并且存储电路的输出必须反馈到组合电路的输入端，与输入信号一起决定组合逻辑的输出。而根据时序逻辑电路的输出信号的特点，又将其分为Mealy型

锁存器常说的锁存器其实就是电平触发的触发器触发器常说的触发器是边沿触发器寄存器寄存器是能够存储一组二值代码的电路结构，因为触发器只能怪存储一位二值代码，所以N个触发器（锁存器）组成的寄存器可以存储N位的二值代码。所以N位寄存器 = N个 触发器（锁存器）构成的电路一、半导体存储器半导体存储器因为存储单元数量庞大，所以不能像寄存器那样把所有的输入输出引出，为了解决这个矛盾，在存储器中，给每个单元编了一个地址，只有被输入地址代码指定的存储单元才能与公用的输入引脚接通，进行数据的读写。半导体存储

触发器与锁存器的不同在于，触发器除了置1、置0输入端之外，还有增加了一个触发信号输入端。只有当触发信号到来时，触发器才能按照输入的置1、置0信号转变相应的状态，并保持下去。这个触发信号通常称为CLOCK（记做 CLK）触发信号的方式分为：电平触发，边沿触发和脉冲触发。一、电平触发的触发器1、电平触发SR触发器电平触发SR触发器由左边的两个与非门和右边的SR锁存器组成。电平触发SR触发器电路结构较简单，当CLK为高1时，S和R的输入才能改变输出Q和Q’状态；否则输入S和R全为低0，输出Q和Q’保持

SR锁存器是（Set-Reset-Latch）是静态存储单元中最基本、也是电路结构最简单的一种，通常由两个或非门或者与非门组成。或非门SR锁存器在单独的门电路中，所有输出均随着输入发生变化，不起数据锁存的作用，但是当两个或非门组合成以下电路时，就有锁存的作用了。可以看到，SR锁存器有两个输入端，一个SD（称为置位端或者置1输入端），一个RD（称为复位端或者置0输入端）。我们以多种输入情况的一种来分析：先SD输入1，RD输入0，再SD输入0，RD输入0。从SD端开始分析1、先SD输入1，RD输入0

1、现象及成因目前竞争的概念我看到有两个版本一个是《数字电子技术基础（阎石）第六版》：门电路两个输入信号同时向相反的逻辑电平跳变（一个从0变为1，一个从1变为0）的现象就叫做竞争。一个是其它说法：在组合逻辑电路中，某个输入变量通过两条或两条以上的途径传到输出端，由于每条途径延迟时间不同，到达输出门的时间就有先有后，这种现象称为竞争其实这两个概念都对，因为第一个概念针对的是竞争冒险的适用（经常出现的）情况，第二个是竞争冒险产生的根本原因。两者同时出现才算是竞争冒险的成因因为竞争这概念就是大部分针对

在上篇文章，介绍了串行进位加法器：数字电子技术基础（七）：加法器这种加法器在运算过程中，所花费的时间比较长。假设4位串行进位加法器，一共需要4个1位全加器。如上图，s1的进位输入是s0的进位输出，相当于是等到第一个加法器运算完成，第二个加法器才开始工作，等到第二个加法器运算完成，第三个加法器才开始运算，一直等到第四个加法器运算完成。假设每个加法器运算需要的时间为a，则s0的输出需要a；s1的输出需要2a；s2的输出需要3a；s3的输出需要4a；co的输出需要4a。当等待4a的时间后，4位串行进位加

两个二进制数之间的算术运算，无论是加减乘除，目前在数字计算机（数字系统）中都是化作若干次加法运算进行的。因此，加法器是构成算术运算器的基本单元。一、1位加法器1、半加器如果不考虑有来自低位的进位输入，将两个一位二进制相加，称为半加。实现半加的电路为半加器。半加器的真值表A、B为输入，S为A、B相加的和，CO为进位输出。通过真值表，可以写出S和CO表达式：S = A’B + AB’CO = ABVerilog 代码为：// 一位半加器module h_adder( input

// 一位半加器module h_adder( input A, // 被加数 input B, // 加数 output S, // 和数 output CO // 进位 ); assign CO = A & B; assign S = A ^ B; endmodule// 一位全加器module f_adder( ain, bin, cin, cout, sum);input wi

译码器：将输入的二进制代码译成对应的高低电平信号或者其它代码。是编码的反操作，通常编码和译码是相依的。在嵌入式中，译码器的一个功能是节约IO口，可以用很少的IO来输出更多的状态。常用的译码器有 二进制译码器、二-十进制译码器和显示译码器三类。1、二进制译码器二进制译码器的输入是一组二进制代码，输出是一组与输入对应的高低电平。二进制译码器一般对应普通编码器二进制译码器中，最广为人知的就是3—8译码器了，和8—3编码器对应。下面举一个经典3-8译码器74HC138从表中可以看出，74HC138

编码器：在数字系统中，为了区分一系列不同的事物，将其中的每个事物用一个二值码来表示。编码尽量要求：将多个输入的状态用最少资源来表示。编码器大致有两种分类，一种是普通编码器，一种是优先编码器。1、普通编码器在普通编码器中，任何时刻只允许输入一个信号，否则输出会发生混乱。但是一般在设计普通编码器的时候，一般会有default状态，即在输入不是任何一种有效输入的情况下会指定输出一个值。下面举个4-2编码器的例子，因为有四个输入，所以用两位二进制 数来表示，能表示完全，也最节约资源，也符合编码节约资源的要

TTL门电路主要是由三极管构成三极管分为PNP型和NPN型三极管特性和二极管特性相似，因为都是由PN结构成1、三极管反相器2、TTL反相器3、TTL与非门4、TTL或非门5、TTL异或门6、集电极开漏输出的门电路（OC门）在符号上，OC门与OD门相似OC门也可以设计线与逻辑7、三态输出门电路（TS门）由符号可以看出，前者是EN高电平有效，EN为低电平输出高阻态；后者是EN低电平有效，EN为高电平输出高阻态。应用与CMOS的三态门相似注：以上图片均截取自《数字电子

1、CMOS反相器（非门）其中T1为P沟道增强型MOS管，其中T2为N沟道增强型MOS管2、CMOS与非/或非门3、漏极开路输出门电路（OD门）OD门输出电路是一个漏极开路的N沟道增强型MOS管TNOD门符号中，菱形下方的横线表示输出低电平时为低输出电阻OD门工作时，必须将输出端经上拉电阻接到电源上，而两个OD门可以构成线与电路4、CMOS传输门CMOS传输门用于将电压取倒数5、CMOS异或门6、CMOS三态输出门电路（输出缓冲器）其中，逻辑符号中 ，EN’连接的○代表低

二极管：正向电压导通，反向电压截止，但是它的V/A特性曲线不是线性的，如下图所示：可以看到，二极管的正向导通，也不是随便加一个电压就能导通，而是当电压超过一个阈值后，这个阈值称之为导通电压，才会出现明显的导通；而反向截止也不是完全截止，也会出现细微的导通，不过不明显，影响不大；不过当电压超过一个比较大的电压后，二极管反向会被击穿，这个电压称为反向击穿电压。二极管与门二极管与门由两个二极管和一个上拉电阻组成，A、B是输入端，Y为输出端。假设Vcc为5V，A、B输入端高电平为3V，低电平为0V，二极

格雷码（Gray Code）出自另外一篇文章：异步FIFO原理及其实现格雷码：因1953年公开的弗兰克·格雷专利 “Pulse Code Communication”而得名。格雷码是一种安全码，因为相邻的格雷码只有一位不同，和二进制不同，二进制一般相邻的都有多位不同。格雷码在传输中，因为相邻只有一位不同，所以其误码率比二进制低得多。出现亚稳态的概率也比二进制低。二进制转换为格雷码Verilog代码描述：gray = binary ^ (binary >> 1)如上图，3和4,

1、原理

1、数制数值上的意义其实不管是二进制还是十进制，或者是十六进制，它们的量都是一样的，只是表示方式不一样，主要适合的应用场景不同，为了适合不同的场景，这些进制应运而生。在表示上，不论是二进制还是十进制，或者是十六进制，每一位其实都有对应的权值，而，是什么进制就说明了权值是多少。十进制：十进制的意义在于每一位数对应的权值都是10的n次方，以小数点为基准，小数点左侧第一位对应的n为0，右侧为-1，从右侧最低位，往左侧最高位，n依次加1。二进制：二进制和十进制一样，二进制的意义在于每一位数对应的权值都是2的