小数分频之任意小数分频（二）（占空比50%，时钟抖动较小）

最新推荐文章于 2024-04-20 14:54:57 发布
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分类专栏： Verilog设计实例 文章标签： verilog fpga
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这是上一篇文章的继续，是改进版，上一篇文章地址： 小数分频之任意小数分频（一）（占空比50%）

这次因为这个代码还有些局限，不完善，所以就不放了，如果有需要的，可以留言

直接放仿真图

仿真的clk_in 周期都为20ns

一、奇数分频次数大于等于偶数分频次数（奇数个数除以偶数个数大于等于2，占空比才是50%，否则有一个周期的占空比会有一点问题。）

1、（53/10）

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1、（35/13）

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二、偶数分频次数大于奇数分频次数（需要等待稳定再使用，第一个上升沿不能用，要从第二个上升沿开始算起）

1、（24/10）

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2、（36/10）

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