Verilog实现数字电路
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用Verilog实现数字电路(工具vivado)
FPGA初学者nan
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VL23 ROM的简单实现
①深度为8,指的是有8个寄存器,所以声明ROM时,必须是[7:0],表示有8个寄存器。8个寄存器可以存8个数据,地址线只要3根便可以对应这8个数据,所以input [2:0]addr ②input [7:0]addr综合出来的电路,尽管电路输入端显示的是addr[7:0],但是,多路选择器的控制端仍然只用到addr[2:0],显示S[2:0],所以多出来的地址线没有用!描述:实现一个深度为8,位宽为4bit的ROM,数据初始化为0,2,4,6,8,10,12,14。原创 2023-05-31 23:32:45 · 265 阅读 · 1 评论 -
VL20 用数据选择器实现逻辑函数
S1为1,~S1&(~S0&D0 | S0&D1),变成,(~S0&D0 | S0&D1)。S0为0时,Y是D0;S0为0时,Y是D2;~S1为0,0“与”任何数都为0,所以 ~S1 & (~S0&D0 | S0&D1) 这部分的值为0,即输出Y和D0D1S0无关;S1为0,0“与”任何数都为0,所以 S1 & (~S0&D2 | S0&D3) 这部分的值为0,即输出Y和D2D3S0无关;L的第一项对应Y的第四项 L的第二项也可以对应Y的,把L的第一第二项合并,则可以对应Y的第四项。原创 2023-05-30 01:08:43 · 524 阅读 · 1 评论 -
VL19 使用38译码器实现逻辑函数
一、题目请使用3-8译码器①和必要的逻辑门实现函数L=(~A)C+AB可在本题答案中添加并例化3-8译码器①代码,3-8译码器①代码如下:wire E;endmodule。原创 2023-05-29 21:06:22 · 1272 阅读 · 1 评论