ADC学习(2)——频谱性能指标

ADC学习(2)——频谱性能指标

参考:Boris Murmann Stanford University

一. 频谱指标

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二. 离散傅里叶变换基础

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DFT是对采样的N个离散样本做离散傅里叶变换,产生N个离散频谱点。

离散频谱中最后一个点,也就是第N个点代表采样频率 f s f_s fs,相邻两频谱点间隔为 f s N \frac{f_s}{N} Nfs所以相同采样频率下,采样时间越长,采样点数越多,那么频率分辨率就越高。
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归一化DFT(FFT)的Matlab代码如上所示,输入信号频率 f x f_x fx为100,采样频率 f s f_s fs为1000,采 N = 100 N=100 N=100个点。

输入的被采样的离散信号为 x x x,经FFT后的离散的第一奈奎斯特区间频谱为 s s s这里DFT的频谱是用谱密度定义的,即它的幅值表示的是单位带宽的幅值。而N点实数DFT以后,将产生 N / 2 + 1 N/2+1 N/2+1个频率点,频谱带宽是 N / 2 N/2 N/2,每个频率点占的带宽是 2 / N 2/N 2/N,所以每个频率的实际幅值需要用DFT后的幅值乘以 2 / N 2/N 2/N 然后再除以全量程FS作为相对幅值进行归一化。最后绘制出第一奈奎斯特区间的DFT归一化频谱图。
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离散傅立叶变换计算其输入的周期性重复的信号频谱,包含非整数个正弦波周期的序列在其周期性重复中具有不连续性,这会导致高频分量分散在频谱中。这就是频谱泄漏,解决的方法是确保输入信号的周期为整数或通过加窗来消除。
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解决频谱泄漏的一个方法是,采样刚好满足输入信号周期整数倍的信号点数, 那么需要满足如下公式:
T x ∗ c y c l e = T s ∗ N , f x = f s ∗ c y c l e N T_x*cycle=T_s*N,f_x=\frac{f_s*cycle}{N} Txcycle=TsNfx=Nfscycle
其中cycle是任意正整数。
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解决频谱泄漏的另一个方法是,使用窗函数,通过对时域样本加窗来减小频谱泄漏。 时域与窗函数相乘,频域进行卷积。下图是一种窗函数,汉宁窗:
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三. 信噪比(SNR)

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信号-量化噪声比(SQNR)对于输入为满量程正弦信号,可大致写为 S Q N R = 6.02 ∗ N + 1.76 [ d B ] SQNR = 6.02*N+1.76 [dB] SQNR=6.02N+1.76[dB]
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FFT噪底计算与FFT的点数有关,FFT点数越多,噪底越小。
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在保证频谱不泄露的情况下,采样点数N与采样输入信号的周期倍数cycles互为质数(GCD(N,cycles)=1),就可以避免周期的量化噪声,使量化噪声更加随机。
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信噪比(SNR)中总噪声功率包含量化噪声和电子噪声,但不包括直流分量,信号分量与非线性带来的谐波分量。

四. 信噪失真比(SNDR)

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与SNR不同的是,SNDR的噪声失真功率包括了谐波分量,但仍不包括直流与信号分量。SNDR与有效位数之间有换算关系:
E N O B = S N D R ( d B ) − 1.76 d B 6.02 d B ENOB=\frac{SNDR(dB)-1.76dB}{6.02dB} ENOB=6.02dBSNDR(dB)1.76dB

五. 有效位数(ENOB)

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由于电子噪声等非理想因素的存在,真实的ADC有效位数会下降,用ENOB来衡量,通过SNDR来计算ENOB。ENOB越接近理想ADC位数,功耗会越大,所以良好能效的经验法则为: E N O B < B − 1 ENOB<B-1 ENOB<B1

六. 动态范围(DR)

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动态范围是最小可探测信号功率到最大功率间的功率范围。

七. 无杂散动态范围(SFDR)

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无杂散动态范围定义为信号功率与最大杂散间的功率范围。

八. 总谐波失真(THD)

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总谐波失真是信号失真比的倒数,失真功率包含了2次到7次的谐波分量。通过增加FFT的点数可以降低底噪,让谐波分量不被噪声淹没。高次谐波分量通过混叠对称至第一奈奎斯特区间,从而可能出现在任意频率上。
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九. 互调失真(IMD)

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由于非线性系统导致的互调失真通常在多信道通信系统中很重要,三阶乘积通常难以滤除。

十. 多音功率比(MTPR)

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十一. 有效分辨率带宽(ERBW)

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ERBW定义为转换器的SNDR下降3dB(相当于ENOB的0.5-bit损失)时的输入频率。

十二. 积分非线性(INL)与谐波失真(HD)的关系

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ADC的INL经常呈二次或三次曲线,可以将其视为一个二次或三次的非线性系统,这导致了谐波失真的产生。所以谐波失真与积分非线性之间有关联。
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谐波失真与积分非线性之间换算的经验公式为:
H D ≈ − 20 l o g ( 2 B I N L ) HD≈-20log(\frac{2^B}{INL}) HD20log(INL2B)
H D 3 ≈ − 20 l o g ( 4 3 3 2 B I N L m a x ) HD_3≈-20log(\frac{4}{3\sqrt{3}}\frac{2^B}{INL_{max}}) HD320log(33 4INLmax2B)

十三. 差分非线性(DNL)导致信噪比(SNR)下降

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许多数码中的非零DNL很容易造成几分贝的信噪比损失。

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FPGA高速ADC接口实战是一项非常有挑战性的工作,需要考虑到很多方面,包括硬件设计、信号处理、数据传输等。本文将以250MSPS采样率ADC9481为例,介绍如何实现FPGA高速ADC接口。 一、硬件设计 1. ADC选型 首先要选定一款适合自己应用场景的ADC芯片,对于高速ADC来说,采样率和分辨率是最为重要的指标。本文选择ADI公司的250MSPS采样率ADC9481,分辨率为14位,接口为LVDS。 2. 时钟设计 ADC的时钟源可以是外部时钟或者内部PLL产生的时钟。在使用外部时钟时,需要考虑时钟信号的抖动问题,因为抖动会对ADC的性能产生影响。内部PLL产生的时钟可以减小时钟抖动,但是需要注意PLL的配置。 3. 电源设计 ADC的电源设计也非常重要,需要保证ADC的电源噪声和电源干扰都尽可能小。可以使用电源滤波器和独立的电源来提高电源的质量。 4. PCB设计 ADC的信号传输需要使用差分信号,因此需要在PCB上设计差分传输线路。差分传输线路需要考虑阻抗匹配和信号完整性,以保证信号传输的质量。 二、信号处理 1. 数据格式 ADC采集到的数据需要进行格式转换,一般情况下会将LVDS格式转换为串行数据格式。串行数据格式可以是串行LVDS或者串行CMOS。 2. 数据校准 ADC的采样误差可能会导致数据精度降低,因此需要进行数据校准。数据校准可以分为偏移校准和增益校准。偏移校准可以消除ADC输出的直流偏移,增益校准可以消除ADC输出的增益误差。 三、数据传输 1. 数据接口 FPGA与高速ADC之间的数据传输可以使用并行接口或者串行接口。串行接口可以减少传输线路的数量,但是需要考虑时钟同步问题。并行接口可以提高传输速率,但是需要考虑布线和调试的问题。 2. 数据帧同步 FPGA与ADC之间的数据传输需要进行帧同步,以保证数据的完整性和准确性。帧同步可以使用帧起始标识符或者帧结束标识符来实现。 3. 数据传输速率 FPGA与高速ADC之间的数据传输速率需要根据ADC的采样率和分辨率来计算。传输速率可以使用DMA或者FIFO来实现。 四、总结 FPGA高速ADC接口实战需要考虑到硬件设计、信号处理和数据传输等方面。在实际应用中,还需要考虑到应用场景和系统要求等因素。通过本文的介绍,相信读者可以更好地理解FPGA高速ADC接口的实现方法。
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