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RSS订阅原创 DUT参数的随机化
1.通过寄存器模型进行随机化assert(p_rm.randomize());p_rm.updata(status, UVM_FRONTDOOR);（1）对随机化进行constraintassert(p_rm.reg1.randomize() with { reg_data.value == 5'h3;});assert(p_rm.reg2.randomize() with { reg_data.value >= 7'h9;});或者调用整体随机化，针对单个寄存器进行con
2022-05-05 10:43:20
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原创 ap端口实现一对多通信
五个步骤：（1）声明端口（2）在build phase里例化端口（3）建立端口连接（4）在发送端调用write方法发送transaction。（5）在接收端重载write方法来完成接收和处理。
2022-04-16 22:44:12
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原创 HDLbits刷题记录
A D flip-flopmodule top_module ( input clk, // Clocks are used in sequential circuits input d, output reg q );// always @(posedge clk)begin// Use a clocked always block q <= d; // copy d to q at every positive edge of
2022-01-26 18:28:33
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原创 AXI DMA简介与使用【ZYNQ】+【DMA】+【Vivado】
DMA：直接内存访问。可以在不在CPU干涉的情况下进行数据的搬运。PS端由集成DMAC的硬核。DDR3---IO ---DDR3 ---OCM ---PLAXI DMA简介：概述：AXI DMA:AXI Direct Memory Access，直接内存访问AXI DMA 为内存和AXI4-Stream外设之间提供了高带宽的直接内存访问其可选的S/G功能可以将CPU数据搬运任务中解放出来A...
2021-12-07 23:22:14
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原创 SDRAM控制器学习（二）串口接收模块
串口接收模块时序设计rx： LSB数据位开始，MSB数据最高位结束，发送停止位。此工程未使用奇偶校验位。rx_t:延时处理，PC端和FPGA端的时钟域不一致，要对接收数据进行跨时钟域处理，打三拍用来捕获rx从空闲到起始位的下降沿。rx_flag:拉高时,FPGA正在接收串口发来的数据baud_cnt：波特率计数器，FPGA晶振50MHZ，表示发送一个BIT需要多少时钟周期，（1/9600）*10^9/20=5208,bit_flag:检测串口发过来的数据，计数到5208一半拉高。
2021-09-18 18:01:31
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原创 SDRAM控制器学习（一）
整体设计框图：写：pc通过串口将命令发送给FPGA ，串口接收模块UART_RX将命令发送给命令解析模块Cmd_encode,命令解析模块将命令和待写入数据分离，将数据写入wfifo，再写入SDRAM读：SDRAM将上一次读取数据输出，存储到读FIFO，将数据通过串口发送模块发送到PC端。...
2021-09-18 17:24:22
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原创 判断信号上升沿写法
wire ov_href_pos ;reg ov_href_r1 ;always @(posedge ov5640_clk or negedge s_rst_n ) begin ov_href_r1 <= ov5640_href;endassign ov_href_pos = ov5640_href & ~ov_href_r1 ; //定义一个寄存器//上升沿为上一拍为0，下一拍为1...
2021-09-18 10:48:23
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空空如也
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