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SDRAM控制器
陈嗨呀
这个作者很懒,什么都没留下…
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SDRAM控制器学习(二)串口接收模块
串口接收模块时序设计 rx: LSB数据位开始,MSB数据最高位结束,发送停止位。此工程未使用奇偶校验位。 rx_t:延时处理,PC端和FPGA端的时钟域不一致,要对接收数据进行跨时钟域处理,打三拍用来捕获rx从空闲到起始位的下降沿。 rx_flag:拉高时,FPGA正在接收串口发来的数据 baud_cnt:波特率计数器,FPGA晶振50MHZ,表示发送一个BIT需要多少时钟周期,(1/9600)*10^9/20=5208, bit_flag:检测串口发过来的数据,计数到5208一半拉高。原创 2021-09-18 18:01:31 · 133 阅读 · 0 评论 -
SDRAM控制器学习(一)
整体设计框图: 写:pc通过串口将命令发送给FPGA ,串口接收模块UART_RX将命令发送给命令解析模块Cmd_encode,命令解析模块将命令和待写入数据分离,将数据写入wfifo,再写入SDRAM 读:SDRAM将上一次读取数据输出,存储到读FIFO,将数据通过串口发送模块发送到PC端。 ...原创 2021-09-18 17:24:22 · 145 阅读 · 0 评论