SOI上的FinFET

1 引言
1947年贝尔实验室的John Bardeen ,Walter Brattain及William Shockley制造出世界上第一只点触式锗（Ge）晶体管,揭开了集成电路产业发展的序幕。1950年肖克利成功开发出第一个双极结型晶体管（BJT）。该晶体管共有三个端子，理想情况下可将电流施加到其中的控制端子来开断另外两个端子之间的电流，因此可看作电控开关。1958年，来自德州仪器公司的Jack Kilby 集成了一只晶体管，一只电容及三个电阻，Pt引线，世界上第一只混合模拟IC就诞生了，Jack Kilby也因此获得2000年诺贝尔奖。而第一只Si（单片）可商用IC芯片是由仙童公司的Robert Noyce于1961年制造，该芯片集成了 6个器件的触发器，使半导体产业由“发明时代”进入了“商用时代”。之后集成电路集成度不断增高，运算速度也越来越快，成本也在不断下降。1960年因特尔创始人摩尔提出集成在硅衬底上的晶体管数目在价格保持不变的情况下每12个月翻一番，1980年后下降为每18个月翻一番，最小特征尺寸每3年减小70%同时价格每2年下降50%，这一定律在过去30年里都是正确的。但随着晶体管尺寸的不断缩小，沟道长度也在不断缩小，栅极对沟道的控制减弱从而导致漏极与源极之间亚阈值漏电流进一步增多，功耗也将超过人们期望的值。为了改善这一缺点，就职于加州大学伯克利分校的胡正明教授在2000年提出鳍式场效应晶体管（Fin Field Effect Transistor; FinFET）的新结构，这使栅长能够缩小至28nm以下，摩尔定律得以延续。同年该团队又提出了超薄体-绝缘体上硅UTB-SOI（FD SOI）减少寄生电容，晶体管的工作速度更快，性能更好。这里着重对这两种结构进行详细阐述，使读者能够对这一技术革新有更好的了解。
2 FinFET与SOI
2.1传统CMOS结构的发展瓶颈

图1 传统CMOS的基本结构

传统MOS晶体管结构中，以NMOS为例,在栅极上施加一定电压，栅极一侧聚集大量正电荷，这些电荷将会排斥p型衬底中的空穴，留下带有负电荷的受主离子，产生耗尽区域。随着所加电压值增大到某一特定值，p型衬底表面会由于强大的库仑力出现被正电荷吸引的电子，这一现象称为反型。而在这一耗尽区域的两侧，利用掺杂或离子注入形成n型有源区,分别称作源极和漏极，当漏极-体电位比源极-体电位更正时，漏极到体之间的反向偏压更大，导致漏极区域与源极区域相比更深的耗尽区，当漏极-源极之间施加正向电压时，电子从源极流过导电沟道并被漏极排出，因此，可以通过施加到栅极上的电压来控制正电流从漏极到源极流动。而源极与漏极之间的宽为W长为L的导电沟道在器件的开关特性中扮演着重要的作用。
随着技术的不断进步，人们对于更高性能的集成电路的需求也不断增高。谁也不会想到几十年前那笨重无比，计算缓慢的超级计算机如今竟然会演变成精致小巧，性能强大的手提电脑。这一切都来源于一代代科技工作者们在缩小晶体管尺寸方面所做出的努力，2017年台积电已成功研发10nm制程生产线，而Si晶圆尺寸也缩小至18英寸，或许不久之后5nm制程也会被研发成功。晶体管尺寸的缩小带来的优点是显而易见的，微观上讲，沟道长度的缩小使得电子在漏极与源极之间的传输时间缩短，晶体管的开关速度也就越快，CPU的时钟频率也相应的增加，单个晶体管的功耗也会降低。这些都有利于计算机计算性能的提高。宏观上讲，晶体管尺寸缩小，同等硅片面积上可以集成更多晶体管，集成度提高意味着芯片功能的增多，同时成本会进一步降低。但是尺寸缩小带来的弊端也不容忽视，由于量子效应的存在，当晶体管尺寸缩小至5nm左右时，基于经典电磁学的MOSFET模型变得不再准确。具体表现为器件的输出会有一定的概率产生错误，并且这种结果无法利用工艺和制造的优化来避免，即晶体管的最小尺寸是有限制的。另外，随着晶体管尺寸的不断缩小，即使未达到最终的限制也必须考虑小尺寸效应带来的影响。
晶体管的小尺寸效应有很多种，其中阈值电压的短沟道效应揭示了晶体管的沟道长度与阈值电压之间的联系。实验发现，当晶体管的沟道长度缩小到与源、漏区的耗尽区宽度即结深相比拟时，阈值电压的值随沟道长度的缩小而降低，进而会产生更多的漏电流，功耗增大降低晶体管的性能。为了限制这种效应带来的影响，通过理论计算得到下列解决办法：减小源、漏区的结深，减小栅氧化层的厚度即增大栅极-沟道电容，降低衬底掺杂浓度以及减小衬偏电压等。
2.2 FinFET
2.2.1 FinFET的结构

鳍式场效应晶体管（Fin Field Effect Transistor; FinFET）以下简称FinFET正是通过增大栅极-沟道电容来限制短沟道效应带来的影响。它的基本结构如图2

图2 FinFET的基本结构
如图2所示，现代FinFET工艺区别于传统CMOS平面工艺采用了3D结构，主体由衬底上的薄硅体鳍片组成，栅极三面包裹住沟道，从而能够对沟道有更好的控制，其名称正是来源于类似于鱼鳍的结构。显然，这种结构中垂直的沟道能够增加栅极与沟道的接触面积，并且由于栅极很薄，这很好的抑制了短沟道效应的影响，减少沟道中的漏电流，降低晶体管的功耗。其沟道宽度= 2 * Fin高度 + Fin宽度，增加Fin的高度进而沟道宽度增加，则FinFET的驱动电流也增加。同时可以构建连接在一起的并联多个鳍来增加器件驱动电流结构如图3，这意味着在生产中可以通过控制Fin的高度来选择生产多种驱动强度的器件。另外，对于传统MOS工艺通常用掺杂来抑制短沟道效应，提高阈值电压。但对于FinFET来说由于其极薄的栅极和良好的控制因此并不需要使用掺杂工艺，这为沟道中载流子的移动提供了便利，从而开关速度更高性能更好。由于FinFET技术速度更快，泄漏更少，功耗更低，受掺杂影响小因此晶体管尺寸可缩小至28nm节点。

图3多鳍FinFET器件
2.2.2 FinFET的器件参数以及对性能的影响
众所周知，晶体管结构上的细微差别都会影响该器件的性能。FinFET器件中的重要结构参数有Lg（栅长 )、Nsub(衬底的掺杂浓度)、TFin(硅 Fin的厚度 )、HFin(硅 Fin 的高度 )、硅 Fin 的角度、Tox(栅极氧化层厚度 ) 、WFgate(栅极功函数),这里重点阐述Fin的结构参数对器件性能的影响。

 硅Fin角度对器件性能的影响

下图4给出了FinFET 器件的 DIBL（漏致势垒降低）与 SS（亚阈值斜率）随 Fin 角度的变化曲线，从该曲线可以看出DIBL与SS都随着硅Fin角度增高而下降，当硅Fin角度为90度时，DIBL 和 SS值最小。这一变化趋势说明当硅Fin角度越接近90度，Fin体与沟道的接触就越近，同时加大了多个栅极对漏电流的控制，短沟道效应降低，亚阈值特性得到改善。

图4 硅Fin角度对DIBL及SS的影响
 硅Fin高度对器件性能的影响
图5给出当栅长为50nm时的体硅 FinFET 器件亚阈值特性随硅 Fin 高度的变化曲线。显然，硅Fin高度的变化并不能显著影响体硅 FinFET 器件的驱动电流与泄露电流。另外，随着硅 Fin 高度增加，曲线的斜率减小，亚阈值电流增多，从而器件功耗增加。此外，硅Fin高度减小意味着越来越趋近于平面器件，其SS的值也应变的越大，因此为抑制短沟道效应，硅Fin高度应保持一定的值。

图5 亚阈值特性随硅 FIN 高度变化曲线
 硅Fin厚度对器件性能的影响
等比例缩小限制了FinFET器件的硅Fin厚度的值，对于双栅器件在低浓度的 UCD 掺杂（均匀沟道掺杂）的情况，满足SCE（短沟道效应）的影响降至可忽略条件时的硅Fin厚度的值应小于栅长的四分之一。可以预想，当栅长低于50nm时，极薄的硅Fin厚度将会大大增加工艺制造的难度以及成本，从而限制FinFET器件在小尺寸领域的应用。为解决这一问题，可以采用增加沟道掺杂浓度或采用合适的沟道掺杂剖面的方法来增加最大硅Fin厚度。此外，据软件模拟结果可知，三栅结构下的FinFET器件最大硅Fin厚度要大于自对准双栅的厚度，其模拟结果如下图6。

图6 软件模拟在SCE限制下的自对准双栅与三栅器件结构的硅Fin厚度
由上图知在不同栅长条件下满足得阈值电压漂移小于 0.05V时的最大硅Fin厚度。可以看到三栅结构的FinFET器件的最大硅Fin的厚度理论上比相应双栅大50%以上。栅长越大，其厚度越厚。考虑实际的工艺要求限制，当设计栅长为60nm时，应控制最大硅Fin厚度在40-100nm之间。同时，FinFET器件的亚阈值斜率随着厚度的减小逐渐增大，而沟道间的驱动电流却逐渐减小。这一现象可以解释为硅Fin厚度越小，栅极对沟道的控制能力越强，泄漏电流越少，对短沟道效应的抑制也就越好，即亚阈值特性得到改善。但是厚度降低阈值电压值升高，根据驱动电流随阈值电压成反比关系知驱动电流会减少。因此设计FinFET器件的最大硅Fin厚度时应同时考虑这两种现象带来的影响。
综上所述，FinFET器件的硅Fin结构参数对器件性能有着重要的影响。合理设计体硅FinFET的结构参数能很好地抑制短沟道效应与亚阈值电流，但由于其衬底材料仍采用体硅，因此很难处理漏、源极与衬底之间漏电流问题，为保持栅极与泄露路径的控制，降低源、漏区结深可以采用SOI（绝缘体上硅）技术来实现。
2.3 SOI
2.3.1 SOI的基本结构
如图7所示，与传统MOS结构不同之处在于SOI器件的衬底是超薄硅、氧化层和硅的三明治结构，即在表层与基板层之间多了一层绝缘层，由于其结构类似于传统MOS结构，这给该技术的大规模应用提供了可能。

图7 SOI的基本结构
根据器件工作时超薄硅耗尽的情况可分为部分耗尽部分耗尽（PD）SOI和完全耗尽（FD）SOI。FD SOI器件具有极薄的硅体结构，工作时硅体为全耗尽，因此FD SOI又称超薄体SOI。当薄硅体厚度为50nm至90nm时称作PD SOI，厚度为5nm至20nm时称作FD SOI。
由于源区和漏区均制作在该结构中的极薄硅层中，因此极大的减小了源、漏区对沟道的电容，提高了晶体管的开关速度，因而性能更好。另外栅极对沟道的控制也进一步加强，有利于降低亚阈值电流，降低器件功耗。

2.3.1 SOI的优缺点
正如上述所说，SOI器件独特的结构有着诸多优点：
（1）氧化层的绝缘作用使源、漏极的寄生电容减小，因此比体硅器件的延迟与动态功耗低。
（2）由于绝缘层的存在，背栅偏置对阈值电压的影响较小，因此SOI器件适合低功耗应用。
（3）SOI器件拥有更好的亚阈值特性，泄露电流更小。
（4）SOI器件不存在闩锁问题。
而SOI器件要得到广泛推广还需要考虑以下几个问题：
（1）浮体效应的影响。对于PD SOI器件来说，自身有一定厚度，有可能在漏电压高到一定值时，沟道中的电子从漏极附近的高电场区得到足够的能量撞击沟道中硅原子产生电子空穴对，电子被漏极吸引，空穴则迁移到薄体中电压最低位置（体浮空区域），导致阈值电压减小影响器件性能。该效应成为翘曲效应。另外，SOI器件相比于体硅器件无法解决源-沟道-漏构成的寄生双极晶体管问题，同时，若漏极电压足够高，即使栅电压未到达阈值电压，沟道中电子也会发生碰撞电离即亚阈值斜率大于理论极限值。SOI的浮体效应还会带来漏击穿电压降低和单晶体管的闩锁效应的问题。
（2）SOI器件自身的散热问题。由于采用的是氧化硅作为隔离层，而氧化硅是良好的绝热体，因此在器件工作期间薄体产生的热量并不容易散出。这使得器件温度迅速升高，降低载流子迁移率以及电流。
（3）FD SOI器件的工艺挑战。FD SOI器件最上层部分为超薄体硅，这本身就给光刻工艺制造带来难度，因此寻找一种能够快速，低廉生产的工艺是解决问题的关键。

2.4 SOI上的FinFET

如上所述，SOI技术与FinFET技术的主要目标是最大化的减少漏极-沟道电容及增加栅极-沟道电容。SOI上的FinFET将能够有效的抑制短沟道效应以及亚阈值电流的影响。即便由于SOI与FinFET的制造工艺会给芯片公司带来成本上的增加，但从长远来看能够最大化的缩小器件尺寸带来的收益足以抵消提升工艺带来的风险。
2012年，英特尔Ivy-Bridge处理器的22 nm节点上推出了三栅极 FET。2014年，台积电宣布推出首款采用16nm FinFET技术的全功能ARM网络处理器。STMicroelectronics于2012年发布了首款面向28nm移动处理器的FD-SOI芯片。提供FD-SOI技术的代工厂是IBM，Global Foundry和三星。这些公司都在积极的采用该项技术来提升芯片在市场的占有率，显然，SOI上的FinFET已成为那一时期的“宠儿“。