视频fenge项目问题点总结

(2020-03-12-21:00)
<涉及项目: Cycl32ed**>
平台: altera Cyclone* + Lattice EC****(serides)

现象1：上电蓝屏（显示无信号）

原因：SERDES误码，在行场信号上误码。

解决：local_timing.v接受上板的V信号，如果连续三次计数器的值在vs沿处相等，则认为v信号正确，跟随正确的v信号用本地的时钟产出行场信号。

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现象2：上电小概率蓝屏（显示无信号），大概率上16路花屏（上板传过来的），下16路正常。如下图

原因：SERDES接受误码，数据误码，行场误码。
抓reval，解出来的行场全错了，无信号时，甚至vs都错了。

解决：H_V_Checker.v
如果发生了16次错误，则产生一个低复位，去复位SERDES（HDMI_PCS）.错误是初始化过程中难免发生错误，如果不复位就一直错。

但是==>
这里的复位操作，稍不注意就会引发一个循环复位的恶心状态。

现象3：蓝屏、无信号现象。
原因1：Resync是根据接收是否稳定产生的，这里之前又接到发送端了，导致蓝屏/无信号
解决方案：H_V_Checker.v。

原因2：serdes需要作复位逻辑，当发现场同步出错时，重新同步 HDMI接收逻辑/SERDES复位逻辑，并且需要留有一定的恢复期。避免进入错误-复位-错误-复位的恶心循环状态。
解决方案：复位后一定要留有一定的恢复期，等稳定以后再去检测是否正常。
恢复窗口内即使再次检测到错误，不会去复位。

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现象4：同步机制
数据流同步模块，读写都是持续的。正常工作（能同步）的前提是时钟必须稳定的。上板seders传下来的数据首先就要同步，但此时tx和rx的时钟甚至都没稳定，要稳定也有一定的先后关系。如何找到从不稳定到稳定的跳跃点。简单的延迟等待显然不明智。
解决方案：关键点 —> fifo的RCNT, 通过监控RCNT的值来判断两侧时钟是否稳定，当RCNT的值在可控范围内时（不能太大，也不能太小），则认为是稳定的。时钟稳定后RCNT的值基本上保持不变。
当两个时钟在不稳定的情况下，符号率差异必须控制在32以内，否则就自动产生复位时序。

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现象5：开机随机异常，提示“超频”。复位一下或者插拔输出的HDMI头就恢复图像.
原因：hpd握手问题。视频源给5V,接收端拉高hpd,视频源接收到hpd拉高则握手成功。这时候才应该开始给视频。
之前是不管hpd的，开机就给视频。
解决方案：按标准流程给视频，并且给输入的hpd信号做滤波，只有当hpd为高时，才可以将视频输出。

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现象6：有些板子的第一个FPGA的LVDS的lock信号无法锁定。明明第一个lvds的时钟是浮空的！！！！
分析：抓取发现第一个FPGA内部竟然会有时钟，而且刚好是148M, 放置一会儿后也会衰减。
解决方案：需要将第一个FPGA的LVDS_RXC+/-和地短接。
总结：不用的输入管脚一定不要浮空，最好接地。特别是当你模块化的时候。比如你四个板子用同一套程序，在程序间做了兼容。