verilator中trace文件无法跟随clk信号记录的问题

最新推荐文章于 2023-04-19 16:35:04 发布
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分类专栏： 笔记 文章标签： fpga开发
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在sim_main.cpp中使用如下赋值会出现trace无法跟随clk信号记录的情况。

tb->clk = ~(tb->clk);

应该用：

tb->clk = !(tb->clk);
chickJing
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对于编写 Verilator 测试文件，你需要遵循一些基本的步骤。下面是一个简单的指南来帮助你开始编写 Verilator 测试文件： 1. 创建测试文件：首先，你需要创建一个新的测试文件，通常使用 .cpp 或 .sv 扩展名。你可以使用任何文本编辑器来创建这个文件。 2. 导入必要的库：在测试文件的顶部，你需要导入 Verilator 的头文件和其他所需的库。例如，在 C++ 中，你可以使用以下代码： ```cpp #include <verilated.h> #include "Vyour_module.h" ``` 这里的 "your_module" 是你要测试的 Verilog 模块的名称。 3. 设置时钟和输入：在测试文件中，你需要设置时钟和输入信号的值，以模拟真实的操作。你可以使用以下代码来设置时钟和输入： ```cpp vluint64_t main_time = 0; vluint64_t sim_time = 100; // 模拟时间 Verilated::commandArgs(argc, argv); // 处理命令行参数 Vyour_module* dut = new Vyour_module(); // 实例化你的模块 // 设置时钟和输入信号 dut->clk = 0; dut->rst = 1; dut->input = 0; while (main_time < sim_time) { // 模拟时钟 dut->clk = !dut->clk; // 设置输入信号 dut->input = main_time % 2; // 更新模块 dut->eval(); // 模拟时间增加 main_time++; } ``` 这里的 "your_module" 是你要测试的 Verilog 模块的名称，"clk" 是时钟信号，"rst" 是复位信号，"input" 是输入信号。 4. 断言和检查输出：你可以在测试文件中添加断言和检查语句，以验证你的设计是否按预期工作。例如，在 Verilator 中，你可以使用以下代码来检查输出： ```cpp // 检查输出信号 if (dut->output != expected_output) { printf("Error: Unexpected output value!\n"); exit(1); } ``` 这里的 "output" 是你的设计的输出信号，"expected_output" 是你期望的输出值。 5. 运行仿真：最后，你可以编译和运行测试文件，以执行仿真并检查设计的行为是否正确。具体的编译和运行命令取决于你的操作系统和编译器。 这只是一个简单的 Verilator 测试文件编写指南的概述。实际上，编写测试文件可能涉及更多的细节和步骤，具体取决于你的设计和测试需求。你可以参考 Verilator 的文档和示例来深入了解更多细节。

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