FPGA第四节（一）：AD7606时序图分析以及接口模块编译

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AD7606是一个16位的8路通道采集模块，本文主要对其时序图进行分析从而了解接口电路状态机的编译原理。
下图为AD7606的时序图以及时间要求。芯片手册链接

在这里插入图片描述在这里插入图片描述
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很多博客里只是对状态机进行编写，但是对于里面的延时时钟的计算没有讲解，也没有结合时序图进行分析，我在此进行一个简要分析。首先是conv上升沿触发系统开始采样转换，进入busy状态，然后busy下降沿后开始进行8个通道的读取。

首先是系统主频为100mhz，那么一个clock就是10ns。根据上图可得，
ad7606的一个cycle为5us；
conv的时间为4.15us；
t8和t9虽然没做最低时间要求，但是仍然赋予一个clock；
conv的低电平和高电平时间

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苏仁杞
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