AD7606时序分析与verilog HDL实现

最新推荐文章于 2024-03-31 18:37:26 发布
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AD7606是16位，8/6/4通道同步采样模数转换芯片，各器件内置模拟输入钳位保护，二阶抗混叠滤波器，跟踪保持放大器，16位电荷再分配逐次逼近式模数转换器。
在这里插入图片描述
其中:
CONVST:启动转换信号
busy:转换完成信号
cs:片选信号
reset：复位信号
读取AD数据时序如下：
在这里插入图片描述
AD采样流程如下：
1、拉低CONVST信号启动转换
2、读取busy信号，当busy信号为低时，说明转换完成，可以读取采样数据，然后触发中断去读取数据
3、读取数据时，先使能CS信号，然后变换RD信号读取数据（注意：每读取一个通道的数据，RD使能到禁止使能一次，AD7606CS保持使能，不能喝RD同步变化，这点在有的AD上面有所不同如MAX125，本人在更换AD芯片时没有注意这点时序变化，导致查了两天时间）
4、8个通道数据读取完成后禁止使能CS，等待下次读取。
当AD独享数据总线时刻采用RD和CS并联的结构，如下图：
在这里插入图片描述
其时序如下图所示：
在这里插入图片描述

多句嘴，这个时序如果用FPGA实现的话，效率会很高，更能满足采样率要求高的设计。

verilog HDL设计实现如下所示：

//*******************************************************//
//               采样模块模块    6片7606AD                 //
//*******************************************************//
module AD7606_6(
		input rst_n,/*系统复位*/
		input clk_50m,/*时钟*/
		input [31:0]sampleCnt,/*采样时钟计数*/
		input [7:0]inS_data,/*AD数据总线*/
		input [5:0]buzy,/*AD忙信号*/
		output reg rst,/*AD复位总信号*/
		output reg convst,/*AD数据装换总信号*/
		output reg [5:0]cs_n,/*AD片选信号*/
		output reg rd_n,/*AD读信号*/
		output reg IsDataReady, /*一点数据完成读取*/
		output reg [7:0]DataOut/*AD数据*/
		);
		
parameter   [13:0]    AD_RESET_P    = 14'b00_0000_0000_0000;
parameter   [13:0]    AD_RESET_N   	= 14'b00_0000_0000_0001;
parameter   [13:0]    AD_START_SP		= 14'b00_0000_0000_0010;
parameter   [13:0]    AD_CONVST_P  	= 14'b00_0000_0000_0100;
parameter   [13:0]    AD_BUSY_P   	= 14'b00_0000_0000_1000;
parameter   [13:0]    AD_BUSY_N   	= 14'b00_0000_0001_0000;
parameter   [13:0]    AD_CS_N      	= 14'b00_0000_0010_0000; 
parameter   [13:0]    AD_RD_N      	= 14'b00_0000_1000_0000; 
parameter   [13:0]    AD_GET_DATA  	= 14'b00_0001_0000_0000; 
parameter   [13:0]    AD_RD_P 			= 14'b00_0100_0000_0000;
parameter   [13:0]    AD_RD_P1			= 14'b00_1000_0000_0000;
parameter   [13:0]    AD_CS_P 			= 14'b01_0000_0000_0000;
parameter   [13:0]    AD_CS_P1 			= 14'b10_0000_0000_0000;

//当前ad采样序号
reg[3:0] ad_index;//当前AD序号
reg[4:0] ad_data_index;//当前AD数据序号
//
		
parameter AD_NUM = 6;		//

reg clk_ad;
reg ad_start_sp_neg_tri;
reg[31:0] clk_ad_cnt;

always @(posedge clk_50m or negedge rst_n)
begin
	if(!rst_n)begin
		clk_ad <= 1'b0;
		clk_ad_cnt <= 32'd0;
	end
	else if(clk_ad_cnt>=sampleCnt)begin//
		clk_ad <= ~clk_ad;
		clk_ad_cnt <= 32'd0;
	end
	else begin
		clk_ad_cnt <= clk_ad_cnt +1'b1;
	end

end

/*AD采样状态转换*/
reg[13:0] current_state;//当前状态
reg ad_count_ena;//计数器使能
reg[23:0] ad_count;//计数器
//
/*AD采样状态转换*/
always @(posedge clk_50m or negedge rst_n)
begin
	if(!rst_n)begin
		current_state <= AD_RESET_P;
		ad_count_ena <= 1'b0;
		ad_count <= 24'd0;
		rst <= 1'b0;
		convst <= 1'b0;
		rd_n <= 1'b1;
		cs_n <= {AD_NUM{1'b1}};
		IsDataReady <= 1'b0;
	end
	else if(ad_count_ena) begin
	if(ad_count<=24'd1)
			ad_count_ena <= 1'b0;
		else
			ad_count <= ad_count-1'b1;
	end
	else begin
		case(current_state)
			AD_RESET_P:begin
				current_state <= AD_RESET_N;
				ad_count_ena <= 1'b1;
				ad_count <= 24'd3;
				
				rst <= 1'b1;
				convst <= 1'b0;
				rd_n <= 1'b1;
				cs_n <= {AD_NUM{1'b1}};
			end
			AD_RESET_N:begin
				current_state <= AD_START_SP;
				ad_count_ena <= 1'b1;
				ad_count <= 24'd2;
				
				rst <= 1'b0;
				convst <= 1'b0;
				rd_n <= 1'b1;
				cs_n <= {AD_NUM{1'b1}};
			end
			AD_START_SP:begin
				if(ad_start_sp_neg_tri!=clk_ad)begin
					current_state <= AD_CONVST_P;
					ad_count_ena <= 1'b1;
					ad_count <= 24'd3;//等待buzy信号
					ad_start_sp_neg_tri<=clk_ad;
					
					convst <= 1'b1;//AD转换开始
					rd_n <= 1'b1;
					cs_n <= {AD_NUM{1'b1}};
				end
				else begin
					current_state <= AD_START_SP;//等待。。。
					ad_count_ena <= 1'b0;
					ad_count <= 24'd0;
					
					convst <= 1'b0;
					rd_n <= 1'b1;
					cs_n <= {AD_NUM{1'b1}};
				end
			end
			AD_CONVST_P:begin
				if(buzy == {AD_NUM{1'd1}})begin
					current_state <= AD_BUSY_P;
					ad_count_ena <= 1'b1;
					ad_count <= 24'd230;
				end
				else begin
					current_state <= AD_RESET_P;
					ad_count_ena <= 1'b1;
					ad_count <= 24'd6;
					rst <= 1'b1;
				end
				
				rd_n <= 1'b1;
				cs_n <= {AD_NUM{1'b1}};
			end
			AD_BUSY_P:begin
				
				
				if(buzy == {AD_NUM{1'd0}})begin
					current_state <= AD_BUSY_N;
					ad_count_ena <= 1'b1;
					ad_count <= 24'd1;
					
					ad_index <=4'd0;//AD序号清零
				end
				else begin
					current_state <= AD_BUSY_P;
					ad_count_ena <= 1'b1;
					ad_count <= 24'd6;
				end
			end
			AD_BUSY_N:begin
				current_state <= AD_CS_N;
				ad_count_ena <= 1'b0;
				ad_count <= 24'd0;
			end
			AD_CS_N:begin
				current_state <= AD_RD_N;
				ad_count_ena <= 1'b1;
				ad_count <= 24'd2;
				
				ad_data_index <=5'd0;
				cs_n <= {AD_NUM{1'b1}} & (~({6'b000001}<<ad_index));
			end
			AD_RD_N:begin
				current_state <= AD_GET_DATA;
				ad_count_ena <= 1'b1;
				ad_count <= 24'd2;
				
				rd_n <= 1'b0;//AD读使能	
			end
			AD_GET_DATA:begin
				current_state <= AD_RD_P;
				ad_count_ena <= 1'b0;
				ad_count <= 24'd0;
				DataOut <= inS_data;//取AD数据	
				IsDataReady <= 1'b1;
			end
			AD_RD_P:begin
				current_state <= AD_RD_P1;
				ad_count_ena <= 1'b1;
				ad_count <= 24'd2;
				
				IsDataReady <= 1'b0;
				ad_data_index <= ad_data_index +1'b1;
				rd_n <= 1'b1;//AD读禁能
			end
			AD_RD_P1:begin
				if(ad_data_index==5'd16)begin
					current_state <= AD_CS_P;	
					ad_count_ena <= 1'b1;
					ad_count <= 24'd1;				
				end
				else begin
					current_state <= AD_RD_N;
					ad_count_ena <= 1'b0;
					ad_count <= 24'd0;
				end
			end
			AD_CS_P:begin
				current_state <= AD_CS_P1;
				ad_count_ena <= 1'b1;
				ad_count <= 24'd2;
				
				ad_index <= ad_index +1'b1;
				cs_n <= {AD_NUM{1'b1}};//片选结束
			end
			AD_CS_P1:begin
				if(ad_index==AD_NUM)begin
					current_state <= AD_START_SP;
					convst <= 1'b0;//AD转换停止
				end
				else begin
					current_state <= AD_CS_N;
				end
			end
		endcase
	end
end

endmodule
hongbozhu_1981
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FPGA SPI采集ADC7606数据
wangjie36的博客
06-07 1115
当数据完成转换后，CS为电平期间，每个时钟的上升沿完成数据的采样，这里有一个FRSTDATA的表中，代 表每次转换的第一个数据，这里实际可以不用这个信号，因为每次CS之后的第一个上升沿时钟我们就是开始采样数据,每16次完成一路ADC的采集。当寄存器中的内容全部移出时，相当于完成了两个寄存器内容的交换。在5us的采样周期内，可以看到convsta/convsta从高到低后,AD转换开始，busy信号变高，之后CS变低，可以看到CS的结束在busy信号后，所以可以确保最后读取的数据时已经转换好的数据。
AD7606电压采集Verilog 源码
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AD7606电压采集Verilog 源码，在项目上已经得到验证，在使用时刻根据需要更改内部的parameter，注释清晰！
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qq_42646527的博客
06-18 327
所谓驱动程序是指FPGA产生AD7606所需要的控制信号，包括RESET、CONVST、CS、RD，以及8个通道的数据。
基于FPGA的AD7606采集程序设计Verilog 开发
weixin_46018613的博客
06-01 5951
部分代码设计 （末尾附文件） `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Module Name: ad7606 ////////////////////////////////////////////////////////////////////////////////// module ad7606( input
ad7606_verilog_AD7606_
10-04
一个ADC芯片的接口代码，支持ADI公司的16位ADC芯片AD7606
FPGA Verilog 单芯片控制双AD7606芯片
g_125487的博客
01-12 1251
控制双ad7606的目的是因为所需要的通道数12，单个ad7606只有8个通道，因此需要控制2个ad7606满足12个通道的采样需求。
基于ZYNQ7100的AD7606电压实时监测系统，过压蜂鸣器报警，提供工程源码和技术支持
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基于ZYNQ7100的AD7606电压实时监测系统，过压蜂鸣器报警，提供工程源码和技术支持
【教程】详解FPGA Verilog AD7606驱动代码：SPI与并行模式读取完全解析
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BdPthfeHLJ的博客
03-31 1108
在FPGA开发过程中，编写高效的驱动代码是至关重要的。本文将围绕AD7606这一高速模数转换器展开，介绍FPGA Verilog语言下的驱动代码编写，包括SPI模式读取和并行模式读取两种。综上所述，本文介绍了FPGA Verilog语言下的AD7606驱动代码编写方法，包括SPI模式读取和并行模式读取两种。希望本文能够帮助读者在FPGA开发中编写高效的驱动代码，实现对AD7606的控制和数据读取。同时，我们还需要定义FPGA的引脚映射，将AD7606的各个引脚与FPGA开发板上的物理引脚进行对应。
FPGA Verilog AD7606驱动代码：包含SPI模式读取和并行模式读取两种模式
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09-11 1239
本文介绍了一种基于FPGA的Verilog AD7606驱动代码，实现了对AD7606的SPI模式读取和并行模式读取。通过本文的介绍，读者可以更好地了解AD7606的工作原理和驱动方式，从而在实际应用中更好地应用AD7606。在SPI模式下，我们需要配置AD7606的寄存器来控制其工作方式和参数。FPGA Verilog AD7606驱动代码，包含SPI模式读取和并行模式读取两种，代码注释详细。题目：FPGA Verilog AD7606驱动代码：包含SPI模式读取和并行模式读取两种模式。
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CL1680/GAD7980/AD7980 cfg （verilog hdl）
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本资源是使用verilog hdl语言编写的CL1680/GAD7980/AD7980的控制时序的配置代码，实现器件的采集功能，可灵活设置sck速率，精简采集时序，读写接口时序简单。并且输出数据接口兼容AXIS接口时序。
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本项目“hdl.rar_AD9628_spi verilog”显然涉及到使用Verilog硬件描述语言来实现`SPI`接口，以便与`AD9628`进行通信。下面将详细介绍这两个关键概念以及可能的设计过程。 **AD9628：** `AD9628`是Analog Devices...
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xiakunpei123的博客
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代码功能： AD7606B输入,(4800-输入)/8(仿真时=学号后 3位),PWM输出(600=100%) 每位交一个pdf文档,包括方案分析(联系应用)、FPGA连线 图、VHD文件(含注释)、编译报告、完整功能仿真结果(详 加说明)、亮点(研究性内容)、参考文献(规范引用)。
FPGA采集AD7606全网最细讲解 提供串行和并行2套工程源码和技术支持
qq_41667729的博客
03-01 1万+
AD7606是一款非常受欢迎的AD芯片，因为他支持8通道同时采集数据，采样深度16位，已经很不错了，虽然采样率只有200 kSPS，但对电压等低速数据源的采集而言已经完全足够了，该芯片在电压检测等项目中有着广泛应用。 本文详细描述了设计方案，工程代码编译通过后上板调试验证，可直接项目移植，适用于在校学生、研究生项目开发，也适用于在职工程师做项目开发，可应用于AD数据采集领域
AD7985 时序逻辑控制 Verilog
06-02
下面是一个基于 Xilinx FPGA 的 Vivado 开发环境，通过 Verilog HDL 实现对 AD7985 时序逻辑控制的示例代码： ```verilog module ad7985_controller( input wire clk, // 系统时钟 input wire rst, // 系统复位 output wire cs_n, // 片选信号 output wire sclk, // 时钟信号 output wire cnvst, // 启动转换信号 input wire [15:0] din, // 数据输入 output reg [15:0] dout // 数据输出 ); reg [1:0] state; // 状态寄存器 reg [15:0] data; // 数据寄存器 reg [3:0] cnt; // 计数器 parameter IDLE = 2'b00; // 空闲状态 parameter ACQUIRE = 2'b01; // 采集状态 parameter CONVERT = 2'b10; // 转换状态 assign cs_n = state == IDLE ? 1'b1 : 1'b0; // 片选信号 assign sclk = state == IDLE ? 1'b0 : 1'b1; // 时钟信号 always @(posedge clk) begin if (rst) begin state <= IDLE; cnvst <= 1'b0; dout <= 16'b0; data <= 16'b0; cnt <= 4'b0; end else begin case (state) IDLE: begin dout <= data; if (cnvst) begin state <= ACQUIRE; cnt <= 4'b0; sclk <= 1'b0; end end ACQUIRE: begin if (cnt == 4'b0000) begin cnvst <= 1'b1; sclk <= 1'b1; cnt <= cnt + 1; end else if (cnt == 4'b0001) begin cnvst <= 1'b0; sclk <= 1'b0; cnt <= cnt + 1; end else if (cnt == 4'b0010) begin cnvst <= 1'b1; sclk <= 1'b1; cnt <= cnt + 1; end else if (cnt == 4'b0011) begin cnvst <= 1'b0; sclk <= 1'b0; cnt <= cnt + 1; end else if (cnt == 4'b0100) begin cnvst <= 1'b1; sclk <= 1'b1; cnt <= cnt + 1; end else if (cnt == 4'b0101) begin cnvst <= 1'b0; sclk <= 1'b0; cnt <= cnt + 1; end else if (cnt == 4'b0110) begin cnvst <= 1'b1; sclk <= 1'b1; cnt <= cnt + 1; end else if (cnt == 4'b0111) begin cnvst <= 1'b0; sclk <= 1'b0; cnt <= cnt + 1; end else if (cnt == 4'b1000) begin cnvst <= 1'b1; sclk <= 1'b1; cnt <= cnt + 1; end else if (cnt == 4'b1001) begin cnvst <= 1'b0; sclk <= 1'b0; cnt <= cnt + 1; end else begin state <= CONVERT; cnt <= 4'b0; sclk <= 1'b0; end end CONVERT: begin cnvst <= 1'b0; sclk <= 1'b0; state <= IDLE; data <= din; end endcase end end endmodule ``` 上述代码中，我们定义了一个 AD7985 时序逻辑控制模块，包括系统时钟 clk、系统复位 rst、片选信号 cs_n、时钟信号 sclk、启动转换信号 cnvst、数据输入 din 和数据输出 dout。同时，我们还定义了一个状态寄存器 state、一个数据寄存器 data 和一个计数器 cnt。 控制模块的状态分为三种：IDLE（空闲状态）、ACQUIRE（采集状态）和CONVERT（转换状态）。在空闲状态下，片选信号 cs_n 为高电平，时钟信号 sclk 为低电平。当启动转换信号 cnvst 为高电平时，控制模块进入采集状态，此时片选信号 cs_n 为低电平，时钟信号 sclk 为高电平。在采集状态下，控制模块按照 AD7985 的时序要求控制启动转换信号 cnvst 和时钟信号 sclk 的变化，以实现对 AD7985 的采集控制。在转换状态下，控制模块将数据输入 din 存入数据寄存器，并将状态寄存器置为 IDLE，同时输出数据输出 dout。 控制模块的实现采用了 Verilog HDL 语言，通过状态机和计数器的方式实现了对 AD7985 时序逻辑的精确控制。在实际应用中，我们需要根据 AD7985 的具体规格和接口要求进行修改，并添加适当的时序控制逻辑，以实现对 AD7985 的精确控制和数据采集。

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