计组之数据运算：13、加法器优化

思维导图

串行进位的并行加法器

组内并行、组间串行进位的加法器

如何更快的产生进位

上图中所示，当求一个C_i进位时，总是可以由已知的加数、倍加数和C₀来确定，例如，当求C₃时，总是可以用 A₃B₃A₂B₂A₁B₁C₀这些已知量直接得出。因此，从原理上来说，我们可以直接得到C₂到C_n-1。
但是当每一次求C_i的值都会递归的产生，当递归的深度太大时，会占用计算机的性能，得不偿失。所以一般情况，并行进位的并行加法器一般采用4位同时计算，即同时产生C_i-4C_i个进位。如下图

组内并行、组间并行进位的加法器

如何对组内并行、组间串行进位的加法器进行更进一步的优化呢？
其实很像一个递归的过程，我们在组内并行、组间串行进位的加法器的基础上在用一次组内并行、组间串行进位的加法器的原理进行叠加
例如，我们现在可以产生C_i-4 到 C_i，C_k-4到C_k，C_j-4到C_j，C_l-4到C_l四组进位信号，我们记为M_i,M_k,M_j,M_l，然后嵌套一次组内并行、组间串行进位的加法器，就会得到M_i-4 到 M_i，M_k-4到M_k，M_j-4到M_j，M_l-4到M_l四组进位信号(一次会产生16个进位信号且不会产生更深的递归)