计组之数据运算：13、加法器优化

最新推荐文章于 2022-10-09 22:08:04 发布
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分类专栏： # 计算机组成与原理概述
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13、加法器优化

思维导图

串行进位的并行加法器

在这里插入图片描述

组内并行、组间串行进位的加法器

如何更快的产生进位

在这里插入图片描述
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上图中所示，当求一个Ci进位时，总是可以由已知的加数、倍加数和C0来确定，例如，当求C3时，总是可以用 A3B3A2B2A1B1C0这些已知量直接得出。因此，从原理上来说，我们可以直接得到C2到Cn-1。
但是当每一次求Ci的值都会递归的产生，当递归的深度太大时，会占用计算机的性能，得不偿失。所以一般情况，并行进位的并行加法器一般采用4位同时计算，即同时产生Ci-4Ci个进位。如下图
在这里插入图片描述

组内并行、组间并行进位的加法器

在这里插入图片描述

如何对组内并行、组间串行进位的加法器进行更进一步的优化呢？
其实很像一个递归的过程，我们在组内并行、组间串行进位的加法器的基础上在用一次组内并行、组间串行进位的加法器的原理进行叠加
例如，我们现在可以产生Ci-4 到 Ci，Ck-4到Ck，Cj-4到Cj，Cl-4到Cl四组进位信号，我们记为Mi,Mk,Mj,Ml，然后嵌套一次组内并行、组间串行进位的加法器，就会得到Mi-4 到 Mi，Mk-4到Mk，Mj-4到Mj，Ml-4到Ml四组进位信号(一次会产生16个进位信号且不会产生更深的递归)

【计组笔记02】计算机组成原理之浮点数的表示、IEEE754标准、浮点数的规格化、浮点数的加减运算以及ALU运算器、加法器的设计
✅ Java 开发工程师，从事 Web 应用程序的研发，擅长 Spring、SpringBoot 等技术。 ✅ 热爱编程，业余时间学习新知识，通过 CSDN 记录学习心得和笔记内容。
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前面介绍了计算机中表示的【定点整数】和【定点小数】，但是这两种数的表示都是具有局限性的，由于【定点整数】和【定点小数】的小数点是固定的，所以它们能够表示的最大值和最小值是确定的，如果计算机要保存一个非常大的数，但是【定点整数】和【定点小数】又保存不了，所以此时就无法表示了。发明计算机的人很聪明，既然定点数表示的范围是不够大，那么如果小数点是浮动的，那是不是可以表示更大的数呢？？？所以这里我们要介绍的是浮点数，浮点数是指小数点是变动的。计算机中将浮点数的表示格式划分成了以下几个部分（N = r^E * M
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### 定点加法在Vivado中的数据运算方法 #### 1. 理解定点数表示 在FPGA设计中，定点数是一种常用的小数表示形式。它允许开发者精确控制小数位的数量，从而优化硬件资源利用率并提高计算精度[^1]。 对于定点加法而言，两个操作数应具有相同的整数部分和小数部分长度。如果两者的位宽不同，则需先调整至一致再执行相加操作。 #### 2. 使用DSP Slice 实现高效加法 Xilinx 7系列器件内置了名为“DSP48E1”的专用硬核模块，该组件不仅支持常规的算术逻辑单元(ALU)功能，还特别适用于浮点与固定点类型的复杂数学运算。当涉及到高频率下的密集型累加任务时，推荐优先考虑调用此类资源完成加法过程[^2]。 #### 3. 手动编写RTL代码实现简单加法器 如果不借助于预构建的核心库或者特定指令集架构，也可以直接采用Verilog/VHDL描述语言来自定义一个基础版本的加法电路： ```verilog module fixed_point_adder #(parameter WIDTH=16)( input wire signed [WIDTH-1:0] a, input wire signed [WIDTH-1:0] b, output reg signed [WIDTH-1:0] sum); always @(*) begin sum = a + b; end endmodule ``` 此段程序展示了如何创建一个通用性的N比特宽度（此处设为默认值16）带符号输入输出接口的全加器实例化模板。实际应用过程中可根据需求修改参数`WIDTH`以适应不同的应用场景。 #### 4. 利用IP Core简化开发流程 为了进一步降低编程难度以及缩短产品上市时间，建议充分利用供应商所提供的知识产权(IP)核心——例如CORDIC算法包或其他第三方提供的成熟解决方案来进行快速原型搭建测试验证工作。不过需要注意的是，在选用外部插件的同时也要兼顾后期维护迁移成本等问题[^3]。 #### 5. 验证结果准确性 最后一步是要确保所编写的加法函数能够正确无误地返回预期的结果。可以通过仿真工具设置一系列边界条件来检验最终输出是否符合理论分析预测；另外还可以参照已知案例给出的具体数值对比确认误差范围处于可接受水平内[^4]。
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