计组之数据运算：12、加法器设计

思维导图

ALU

门电路实现奇偶校验

对于异或运算来说：
1的个数为奇数个，异或的结果为1
1的个数为偶数个，一伙的结果为0

一位加法器

串行加法器

串行进位的并行加法器

问题：

即使是串行进位的并行加法器，也只能等前一个输出结束后才能输出下一位的结果，进位任然是串行。