简单的Quartus 18.0 入门级别使用（二）——创立file+仿真模拟

最新推荐文章于 2024-06-17 00:01:52 发布
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上次我们说一个Verilog HDL程序由多个module组成，且一个file，一个module，接下来，我们就来介绍一下怎么进行file（module）创立。1、建立顶层module2、顶层module的名字必须与project名一致3、生成testbench之前需要先编译4、生成testbench5、open testbench...
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上次我们说一个Verilog HDL程序由多个module组成，且一个file，一个module，接下来，我们就来介绍一下怎么进行file（module）创立。

1、建立顶层module

2、顶层module的名字必须与project名一致

3、生成testbench之前需要先编译

4、生成testbench

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