上次我们说一个Verilog HDL程序由多个module组成,且一个file,一个module,接下来,我们就来介绍一下怎么进行file(module)创立。
1、建立顶层module
2、顶层module的名字必须与project名一致
3、生成testbench之前需要先编译
4、生成testbench
上次我们说一个Verilog HDL程序由多个module组成,且一个file,一个module,接下来,我们就来介绍一下怎么进行file(module)创立。
1、建立顶层module
2、顶层module的名字必须与project名一致
3、生成testbench之前需要先编译
4、生成testbench