简单的Quartus 18.0 入门级别使用(二)——创立file+仿真模拟

这篇博客介绍了如何在Quartus 18.0中进行Verilog HDL程序的开发,包括创建顶层module、确保module名称与project匹配、编译、生成testbench以及打开并初始化testbench进行仿真模拟的步骤。
摘要由CSDN通过智能技术生成

上次我们说一个Verilog HDL程序由多个module组成,且一个file,一个module,接下来,我们就来介绍一下怎么进行file(module)创立。

1、建立顶层module

2、顶层module的名字必须与project名一致

3、生成testbench之前需要先编译

4、生成testbench

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