我们首先建立一个概念,Verilog HDL程序由很多module组成,主要就是顶层module,测试module(testbench)和其他module。
一个file,一个module。所以有多少个module,就要new 多少个file。
好滴,接下来我们就来使用一下Quartus 18.0.
1、打开Quartus,点击图中圈出的东西
2、到这里为止,都是一直next就行了
3、这里可以先不加file,建立完project之后再加\
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一个file,一个module。所以有多少个module,就要new 多少个file。
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