7.18理论学习

1.Clock uncertainty

	Setup	Hold
pre CTS	skew+jitter+margin	0
Post CTS	jitter+margin	margin

对于setup，在不同时钟沿上计算，jitter体现在对T的影响；postcts后skew为已知

对于hold，在同一个时钟沿上计算，jitter为0

2.插buffer

总delay=net delay+buffer delay

net delay正比于wire长度的平方，因此通过插入buffer可以减小net delay，对于整体来说，只要buffer的内部delay小于减少的net delay，即可以实现delay的减小

在buffer名称中的D*表示驱动的大小，*数字越大，驱动越大，delay越大，体积越大。在path timing的分析中可关注buffer的选择是否合适，通过修改group中的权重参数等方式实现修改

3.驱动的定义

驱动能力：前级电路的输出信号可以使后级电路有效响应，即前级输出信号在规定时间内能被后级电路识别

负载能力：外接负载器件后，输出的电流和电压不受影响。如果接入后级电路后前级电路输出电流电压发生变化，表示无法带动这个负载。想稳定输出电压，输出电阻比较小时，负载能力强；想稳定输出电流，输出电阻比较大时，负载能力强；

path上插入buffer是output放大了input的驱动能力，输入阻抗小，输出阻抗大，受被驱动单元输入阻抗影响较小，可以减小transition time。buffer宽高比大，电流大，驱动能力高。

驱动强：摆幅大，上升快

驱动弱：摆幅小，上升慢

显示group path电路图的命令：

report -timing -group reg2reg -gui

在floorplan阶段，寻找某个mem的相关logical相关部件命令：

select_obj [get_db_insts -if {.name==.../*}]