Verilog学习记录4——Verilog +: / -:语法

最新推荐文章于 2024-06-20 11:17:18 发布
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分类专栏： Verilog学习 文章标签： Verilog
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文章介绍了在Verilog编程中，使用+:和-:来定义变量位宽的规则。大端变量的+:表示从起始地址到(起始地址+数据位宽-1)，而-:则表示从结束地址到(结束地址-数据位宽+1)。通过举例说明了这两种语法如何等价地表示变量的位序列。
摘要由CSDN通过智能技术生成

Verilog “+:”、"-:"语法

看到这个语法的时候是在分析 IP AXI4 STREAM DATA FIFO的example时碰见的，然后查阅了资料，做出如下理解。

变量的定义可以分为大端和小端，由于实际使用中变量常定义成大端，所以这里对小端不进行分析了

	reg [63:0] big_vect;    大端
	reg [0:63] little_vect; 小端

下面对大端变量进行分析：

1.“+:”

变量[起始地址 +: 数据位宽] 等价于 变量[(起始地址+数据位宽-1)：起始地址]

data[0 +: 16] <等价于> data[15:0]
data[15 +: 2] <等价于> data[16:15]
2.“-:”

变量[结束地址 -: 数据位宽] 等价于 变量[结束地址：(结束地址-数据位宽+1)]

data[15 -: 16] <等价于> data[15:0]
data[15 -: 2] <等价于> data[15:14]
景墨轩
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