verilog语法之数据位宽[+:][-:]

verilog语法之数据位宽[+:][-:]

Verilog语法中使用+: 和-: 主要用来进行位宽度选择,语法如下:

reg [31:0] value;
value[base_express +: width_express];
其中base_express表示起始bit位置,width_express表示位宽。

举例:
reg [15:0] big_value;
big_value[0+:8] (注意不是big_value[0+:7])等价于 big_value[7:0];
big_value[8+:8] (注意不是big_value[8+:7])等价于 big_value[15:8];
big_value[7-:8] (注意不是big_value[7-:7] )等价于 big_value[7:0];
big_value[15-:8](注意不是big_value[15-:7])等价于 big_value[15:8]。

我在实际编写sequence时候,将big_value[7:0]写成big_value[0+:7],重跑了好几次test,花了2天时间才debug出来。切记这些小细节,可能花费不少的时间返工。

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