问题描述
使用V-TPG IP核模拟和综合时报错,module ‘design_1_v_tpg_0_v_tpg‘ not found
module ‘design_1_v_tpg_0_v_tpg’ not found
原因分析:
vivado到处HLS IP时,导出出错,可以在工程的输出日志:vitis_hls.log中看到相应的错误
解决方案:
自 2022年 1 月 31 日起,Vivado HLS 和 Vitis HLS 使用的 export_ip 命令将无法导出 IP。
在后台使用 HLS 的 Vivado 和 Vitis 工具也会受到此问题的影响。HLS 工具以 YYMMDDHHMM 格式设置ip_version,此值作为有符号整数(213 位)进行访问,该整数会导致溢出并生成以下错误(或类似内容)。为了安全起见,Xilinx 建议所有客户应用此补丁(Y2K22)。
Y2K22下载和安装链接:https://support.xilinx.com/s/article/76960?language=en_US