万兆以太网MAC设计(11)完整UDP协议栈仿真

前言

目前除了巨帧处理逻辑之外,所有的准备工作都已经结束了,先进行整体的功能验证。

一、模块接口

所有模块接口皆采用AXIS数据流的形式,其中包括一个用户自定义信号axis_ip_user,该信号当中存有数据的长度信息,我进行了统一的修改,该长度信息全部是指数据当中的字节长度,所以在处理数据的时候,需要考虑将字节长度信息转化为传输周期长度,即64bit的数量(一拍时钟传输64bit)。

以IP_TX模块为例,r_pkt_byte_len表示数据当中的字节数目,w_ip_64bit_len 表示64bit数据的长度。转化过程也很简单,字节长度右移3位即可,然后判断一下低3位是否为零,不为领则需要多加一个时钟周期进行传输。

assign w_ip_64bit_len = r_pkt_byte_len[2:0] == 0 ? (r_pkt_byte_len >> 3)
                            : (r_pkt_byte_len >> 3) + 1 ;

二、IP模块与ARP模块之间的联系

当IP层收到上层的数据包后,就会根据当前的目的IP向ARP发送一个MAC查找,当找到对应MAC地址后就会开始传输数据,但如果没有找到,那么就会先把数据存下来,然后触发ARP请求,通知ARP发送模块发送一个ARP请求,当获取到相应的NAC地址后,整个协议栈开始正常工作。

整个FPGA也可以在上电的时候进行一次主动ARP移获取对端主机的MAC地址,而且电脑在FPGA上电后也会进行主动ARP,此时FPGA也会获取到主机的MAC信息的。
//当有数据要发送时,进行MAC查询

always @(posedge i_clk or posedge i_rst)begin
    if(i_rst)
        ro_seek_ip <= 'd0;
    else
        ro_seek_ip <= r_dynamic_dst_ip;
end

always @(posedge i_clk or posedge i_rst)begin
    if(i_rst)
        ro_seek_ip_valid <= 'd0;
    else if((s_axis_upper_valid && !rs_axis_upper_valid) || (r_get_mac_faild))
        ro_seek_ip_valid <= 'd1;
    else
        ro_seek_ip_valid <= 'd0;
end

//获得查询结果
always @(posedge i_clk or posedge i_rst)begin
    if(i_rst)
        ri_seek_mac <= 'd0;
    else if(i_seek_mac_valid)
        ri_seek_mac <= i_seek_mac;
    else
        ri_seek_mac <= ri_seek_mac;
end

//当查询结果为48'hffffffffffff时,说明没有该IP对应的MAC,需要触发一次arp请求
always @(posedge i_clk or posedge i_rst)begin
    if(i_rst)
        r_get_mac_faild <= 'd0;
    else if(i_seek_mac_valid && (&i_seek_mac))
        r_get_mac_faild <= 'd1;
    else if(i_seek_mac_valid && !(&i_seek_mac))
        r_get_mac_faild <= 'd0;
    else
        r_get_mac_faild <= r_get_mac_faild;
end
       

always @(posedge i_clk or posedge i_rst)begin
    if(i_rst)
        ro_arp_active <= 'd0;
    else if(r_get_mac_faild && !r_get_mac_faild_1d)
        ro_arp_active <= 'd1;
    else
        ro_arp_active <= 'd0;
end

always @(posedge i_clk or posedge i_rst)begin
    if(i_rst)
        ro_arp_active_dst_ip <= 'd0;
    else if(r_get_mac_faild && !r_get_mac_faild_1d)
        ro_arp_active_dst_ip <= ro_seek_ip;
    else
        ro_arp_active_dst_ip <= ro_arp_active_dst_ip;
end

三、整体协议栈仿真

我们只看发送的原始数据,和最终接收的数据。

UDP发送端,先发送了俩个数据,此时IP层会发现没有MAC地址信息,所以会通知上层暂停,开始进行ARP请求,直到获得目的MAC后,UDP层开始继续发送数据。
在这里插入图片描述
对于接收端而言,接收到的UDP数据包是连续的,对发端对比,数据无误。
在这里插入图片描述

总结:

完整工程参考:https://github.com/shun6-6/Ten_gig_eth_design

  • 12
    点赞
  • 15
    收藏
    觉得还不错? 一键收藏
  • 打赏
    打赏
  • 0
    评论
万兆UDP协议(Gigabit UDP Protocol)是一种在高速网络通信中使用的协议。这种协议基于UDP(用户数据报协议),可以实现高速、可靠且低延迟的数据传输。而Verilog是一种硬件描述语言,适用于FPGA(现场可编程门阵列)的设计开发。 在使用万兆UDP协议进行通信时,我们可以利用Verilog语言编写FPGA的逻辑电路,实现万兆UDP协议的功能。通过Verilog代码,我们可以描述FPGA中各个模块的状态和行为,从而实现数据的收发、校验和错误处理等功能。 在实现万兆UDP协议的FPGA设计中,我们需要考虑以下几个方面: 1. 数据帧处理:通过Verilog代码实现数据帧的解析和封装,包括MAC地址的识别、IP地址的提取、端口号的识别等。 2. 数据交换:通过Verilog代码实现数据的接收和发送,包括从网络中接收数据帧并将其传输给合适的模块进行处理,以及将处理后的数据帧发送到网络中。 3. 错误检测和纠正:通过Verilog代码实现校验和的计算和检查,以及对错误数据的处理,如丢弃或重新发送。 4. 数据缓存和流控制:通过Verilog代码实现数据的暂存和流控制,以保证数据的稳定传输。 总之,通过使用Verilog语言编写FPGA的逻辑电路,结合万兆UDP协议,我们可以实现高速、可靠且低延迟的数据传输。这种设计在网络通信、数据中心和高性能计算等领域具有广泛的应用前景。

“相关推荐”对你有帮助么?

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

顺子学不会FPGA

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付:¥1
获取中
扫码支付

您的余额不足,请更换扫码支付或充值

打赏作者

实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值