Vivado使用流程(文字总结)

使用流程

Vivado使用流程图
在这里插入图片描述

新建工程

  1. 点击Create Project,修改工程名称
  2. Project Type选择 RTL Project
  3. 跳过Add Sources和Add Constraints
  4. Default Part选择芯片型号,我使用的是ZYNQ 7010核心板,则输入“ xc7z010clg400-1”

设计输入

  1. 在source栏目里点 “+”号,选择Add or create design sources
  2. 点击Create File,修改文件名,结束。其他选项默认
  3. 双击刚才创建的.v文件进行代码的编辑
  4. 用VSCode编辑代码会自动保存

分析与综合

  1. 代码输入完毕之后,就可以对设计进行分析(Elaborated)
    点击“Flow Navigator”窗口中的“Open Elaborated Design”按钮即可进行RTL分析,成功之后会生成RTL视图
  2. 代码分析好之后就要进行代码的综合(Synthesis)
    接下来点击“Flow Navigator”窗口中的“Run Synthesis”按钮,来对代码进行综合,综合好了之后关闭弹出的窗口

约束输入

  1. 在source栏目里点 “+”号,选择Add or create constraints
  2. 点击Create File,修改文件名,结束。其他选项默认
  3. 双击刚才创建的.xdc文件进行约束代码的编辑
  4. 用VSCode编辑代码会自动保存

设计实现

  1. 约束输入完毕之后,就可以开始设计实现(Implementation)
  2. 我们点击“Flow Navigator”窗口中的“Run Implementation”按钮,实现好了之后关闭弹出的窗口

生成和下载比特流

  1. 在下载程序之前,首先要先生成比特流文件,该文件的后缀为“.bit”,之后用于下载到器件中
  2. 我们点击“Flow Navigator”窗口中的“Generate Bitstream”按钮,比特流生成好了之后关闭弹出的窗口
  3. 接下来我们开始下载比特流,点击“Flow Navigator”窗口中的“Open Hardware Manager”按钮
  4. 先通过JTAG下载器将开发板和电脑连接在一起,然后再开启开发板电源
  5. 开发板连接完成并打开电源开关后,点击“ Hardware”子窗口中的 Auto Connect”按钮
    在“Hardware”子窗口中出现芯片型号就表示 Vivado就已经和下载器连接成功了
  6. 然后再点击“Open Hardware Manager”栏目中的Program device,此时Bitstream File一栏会自动识别到工程的比特流文件
    我们直接点击“Program”按钮下载程序,程序下载完成后,我们就可以观察开发板的情况了
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使用Vivado进行FPGA设计的基本流程如下: 1. 创建工程:打开Vivado并创建一个新工程,选择项目名称、存储路径和FPGA设备类型。可以选择使用预定义的项目模板或者从头开始创建。 2. 添加设计文件:将设计文件添加到工程中。可以是Verilog或VHDL文件,也可以是IP核或约束文件。 3. 约束设置:根据设计需求,设置时钟频率、时序要求和引脚约束等。这些约束文件可以手动编写,也可以使用Vivado提供的约束编辑器。 4. 生成综合文件:使用Vivado的综合工具将设计文件转换为综合网表。这个网表描述了设计的逻辑功能。 5. 实现设计:使用Vivado的实现工具将综合网表映射到目标FPGA设备上。这个过程包括了布局、布线和生成配置文件等步骤。 6. 生成比特流文件:使用Vivado的位流生成工具将设计映射到目标FPGA设备上,并生成比特流文件(bitstream)。比特流文件是将设计配置到FPGA设备的二进制文件。 7. 下载到FPGA:将生成的比特流文件下载到目标FPGA设备上。可以使用Vivado或者外部编程器完成下载。 8. 验证和调试:连接目标FPGA设备,对设计进行验证和调试。可以使用Vivado的调试工具进行时序分析、波形查看和状态调试等。 9. 生成输出产品:根据设计需求,可以生成输出产品,如性能报告、时序约束文件、验证文档和用户手册等。 总结起来,使用Vivado进行FPGA设计的基本流程包括创建工程、添加设计文件、约束设置、生成综合文件、实现设计、生成比特流文件、下载到FPGA、验证和调试,以及生成输出产品。
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