郑强的博客

原创 notepad++ verilog关键字自动补全

自动补全

原创 常用视频格式

【代码】常用视频格式。

原创 cadence allegro PCB设计中丝印自动放在器件中心

第一：打cadence allegro软件时，要选如图的选项，一定要选alegro productivity toolbox。第二: allegro pcb设计 manufacture 》Lable tune选 择这选项。第三步：弹出下面菜单，一定要选择sikscreen层，选择器件中，不要去关了界面。然后去选框选器件，丝印就会自动放在器件的中心去。

原创 vivado如何修改工程名称（Project name）

vivado如何修改工程名称

原创 xilinx fpga JTAG和专用配置引脚

原创 vivado FIFO问题记录

异步时钟FIFO独有的值表示FIFO 读时钟域的 rd_data_out开始有值的时间当 synchronization stages = 4时在write_data_count被写入值后，经过（synchronization stages + 2） = 4个读时钟上升沿，read_data_count+1（2）wr_data_out写时钟第一个上升沿检测到读使能，写入一个数据写时钟第二个上升 wr_data_ou..

原创 如何修改Xilinx IP中文件的只读属性

不知道大家有没有遇到过一个问题，就是你想修改xilinx IP中的某些代码，或者想通过debug进一步了解这些代码时，但是发现它不支持修改的，是read-only属性。本文将给大家介绍一种方法，来解决这个问题。Generate Output Products首先小编需要给大家介绍的是，在最终生成IP的时候的两个属性（ug896_page35）：在Vivado中默认的选项为 Out of context per IP，工具会自动为IP创建XCI和DCP，更改日志，以及实例化模板。通常的做法也都

转载 verilog 快速排序 快速中值

快速排序 实现原理通过如下图所示的6级比较电路路输出中值，其输人数据为图1所示的滤波掩膜所在的图像数据。第一级比较电路由3个三输入比较器C组成，每个比较器的输出数据依序排列(参见图示)。将3组比较结果中最小的3个数放在一起、中间的3个数放在一起、最大的3个数放在一起，参加第二级比较。第二级比较电路的原理与第一级类似，输出out1和out9，分别是输入数据中的最大值和最小值，这2个数据将被舍去不参加下一级比较。参加第三级比较的有7个数据，其原理类似于前两级比较电路，输出out2和out8分别是该7个数据的

原创 Δ-Σ 调制器 FPGA解算过程

https://www.ti.com/cn/lit/an/sbaa094/sbaa094.pdf?ts=1647676254638TI的AMC1305M25隔离型电流采样方案。AMC1305 针对直接连接分流电阻器或其它低电压等级 信号源进行了优化，同时具有出色的直流和交流性能。 分流电阻器通常用于感测电机驱动、绿色能源发电系统 或其它工业应用中的 电流。通过使用适当的数字滤波 器（即，集成于 TMS320F2837x）来抽取位流，该器 件可在 78kSPS 数据速率下实现 85dB (13.8 E

原创 win怎么增加右键功能（具有管理员权限）

1、win+R运行regedit，进入注册表2、找到HKEY_CLASSES_ROOT*shell3、在这个地方新建项4、我新建notepad（右键出现的有用程序名称），导入程序路劲 win7就把notepad项目右侧的值修改为自己路劲下程序， win10再在notepad新建项，名称为command，再在项目右侧的值修改为自己路劲下程序，5、程序获取管理员权限，将自己的账户增加上管理员权限，就OK了...

原创 notepad++设置

1、Notepad++编辑器——Verilog代码片段和语法检查 - 咸鱼FPGA - 博客园设置常用代码片段、设置常用Verilog语法检查

原创 vivado下载错误 core_34 is an invalid handle

问题原因：应该是debug的问题。工程在以前有了部分debug，然后更新了部分的源代码（主要是更改了一些debug的路劲），然后再更新debug核；就算这样处理了但是这样还是会有问题的。解决办法：需要将XDC里面关于debug的部分删除，然后全部在重新添加。问题解决！...

原创 SFP DDM详解

描述目前大多数的光学SFP收发器都支持SFF-8472(工业标准多边协议)，根据SFF-8472协议，必须支持数字诊断监测（DDM, Digital Diagnostic Monitor）功能，此特征使得最终用户能够实时检测SFP参数，例如基本的5大监控量：温度(Temperature)、收发器供电电压(Vcc)、激光偏置电流(TxBias Current)、光输出功率(Tx Power)、输入功率(Rx Power)。SFP MSA在EEPROM定义了256字节的内存映射图，包括有标准接口、制造商

原创 win10 vivado DDR报错Failed to generate ‘Custom UI’ outputs

win10 DDR 报错“Failed to generate IP ‘*‘. Failed to generate ‘Custom UI’ outputs:”我的错误类型：由于电脑登陆账号是中文的，导致vivado需要在C盘此账户下创建临时文件导致错误，文件路径有中文导致的。解决办法：只能重装系统。...

原创 win10 添加ARP MAC地址与IP进行静态绑定

1、 在启动栏中用管理员打开命令栏（或者进入windows\system32文件夹找到cmd.exe，右键以管理员身份运行）2、输入netsh i i show in 查看网口号（我这就是12）3、将需要的MAC与IP进行添加netsh -c i i add neighbors 12 192.168.1.254 07-08-09-0a-0b-0c...

原创 Verilog之参数传递实现条件编译

熟悉Verilog语法的同学都知道在模块设计的时候可以通过parameter来实现参数化设计，这对于位宽等参数实现模块调用时可配置非常方便，不用改模块内部。某些时候我们希望模块内部的两个段落也可以通过parameter参数化实现条件编译，语法如下：如上图，SCALER_IP 0是一个段落，SCALER_IP 1是一个段落；scaler是调用的IP，由于IP有多种固定设置（不想通过寄存器动态设置），因此可以在调用这个模块时通过parameter传参实现调用不同IP的功能，不用写多个模块了。...

原创 FPGA挂载NVME SSD 例程

1、Vivado中的Microblaze PCI Express Root Complex设计2、Zynq PCI Express Root Complex在Vivado中的设计3、将SSD连接到运行PetaLinux的FPGA

原创 vivado创建和调用edf 网表文件

需要创建的文件设置为顶层进行综合 在综合设置中：1、层级保持可以选择不保持；2、More Options 设置-mode out_of_context 综合完成打开综合设计： 保存顶层调用接口.v文件： 2017.4以前版本 write_verilog -mode port /data/zq/comm_100M.v2017.4以后版本 write_verilog -mode synth_stub /data/zq/comm_100M.v 保存edf网表文件：writ...

原创 透镜类型介绍

原创 xilinx 7系列 CAM

1、参考https://www.cnblogs.com/wpqwpq/p/6954296.html2、参考https://blog.csdn.net/linbian1168/article/details/105011187?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522162121891316780255220576%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fa.

原创 EDFA泵浦结构

前向泵浦、后向泵浦和双向泵浦：1、前向泵浦2、后向泵浦3、双向泵浦4、性能对比https://www.docin.com/p-708638937.html

原创 并行CRC计算方法

数据帧CRC32校验算法实现　　本文设计思想采用明德扬至简设计法。由于本人项目需要进行光纤数据传输，为了保证通信质量要对数据进行校验。在校验算法中，最简单最成熟的非CRC校验莫属了。　　得出一个数的CRC校验码还是比较简单的：选定一个CRC生成多项式G(x)； 将发送数据左移K位，右侧补零（其中K为生成多项式最高次幂）； 用移位补零后的数据对G(x)进行模2除法（其实就是异或运算）； 用得到的余数即为该数据的CRC校验码；　　发送端将移位补零后数据的低K位0替换成CRC校验码组成新的数据

原创 高速光耦常用型号

高速光耦常用型号有：（1）100K bit/S：6N138、6N139、PS8703；（2）1M bit/S：6N135、6N136、CNW135、CNW136、PS8601(35V)、PS8602(35V)、PS8701(35V)、PS9613、PS9713、CNW4502、HCPL-2503、HCPL-4502、HCPL-2530(双路)、HCPL-2531 (双路)；（3）10M bit/S：6N137、PS9614、PS9714、PS9611、PS9715、HCPL-2601、HCPL-

原创 稳压二极管温飘问题

MDD二极管的主要参数有很多，其中稳定电压温度系数是什么？温度的变化将使VZ改变，在稳压管中，当|VZ| ＞7 V时，VZ具有正温度系数，反向击穿是雪崩击穿。当|VZ|＜4V时，VZ具有负温度系数，反向击穿是齐纳击穿。当4V＜|VZ|＜7V时，稳压管可以获得接近零的温度系数。这样的稳压二极管可以作为标准稳压管使用。...

原创 bit bin mcs文件区别

首先说一下mcs文件和bin文件的区别：mcs文件里包含Bin文件的内容，但是mcs文件中，每行的开始有地址信息，最后一个byte是crc校验信息，所以mcs文件要比bin文件大。但是烧录器烧写的时候，只烧录mcs文件中包含bin文件的那部分信息，不会将地址和crc烧录到flash中。一般在烧写flash的时候，我们会用mcs文件，尤其是做multiboot和fallback的时候，因为mcs文件中包含有地址信息，会告诉烧录器，golden image放在哪里，multiboot image放在

原创 Ubuntu启动Xilinx Vivado

1、如果你当前用户是hadoop，进入目录是/home/hadoop2、启动终端编辑文件 vim .bashrc3、文件末尾加上source /opt/Xilinx/Vivado/2016.4/settings64.sh4、不行就启动这个文件 source .bashrc

原创 Xilinx IDELAYCTRL

Xilinx器件IO部分都有IDELAYCTRL，很多从Altera转过来的工程师都很疑惑它的用法和作用。IDELAYCTRL是IO的一个模块，在vivado设备可以看到它的位置，通常是按照银行来分布。它能够根据器件的PVT（工艺，电压和温度）差异给IO延迟模块提供精确的延迟抽头。它一定是和IODELAY模块一起使用的，端口RDY代表了IODELAY模块经过正常校准后的结果。图1.IDELAYCTRL位置（可手动约束），端口模块模块调用原语：IDELAYCTRL dlyctrl..

原创 xilinx FPGA时钟驱动

1.MRCC：被外部差分/单端时钟驱动；可以驱动本时钟区域的4个BUFIO、4个BUFR、2个BUFMR、本时钟区域的CMT以及上下相邻时钟区域的CMT、16个BUFG、本时钟区域以及水平相邻时钟区域的BUFH。2.SRCC：和MRCC类似，但只作用在本时钟区域；其被外部差分/单端时钟驱动；可以驱动本时钟区域的4个BUFIO、4个BUFR、本时钟区域的CMT以及上下相邻时钟区域的CMT、16个BUFG、本时钟区域以及水平相邻时钟区域的BUFH。3.BUFIO：在相同的时钟区域内，其可以被MRCC、S

原创 Xilinx基于PCIE的部分重配置实现（一）

xilinx社区：http://xilinx.eetrend.com/d6-xilinx/blog/2018-10/13754.html本博文主要是对基于PCIE（mcap）的部分可重构实现的步骤做一个简单的演示，如有错误之处，欢迎批评指正。值得说明的是，基于PCIE的部分可重构需在ultrascale系列及ultrascale+芯片才能实现，具体哪些系列能实现哪种配置方式如下图所示：图1本质上来说，无论是JTAG还是ICAP或者MCAP以及其它FPGA的配置方式，目的都是配置FPGA.

原创 电子元器件等级分类

电子元器件等级一般来说分为下述几类商业级、工业级、汽车级、军用级、航天级举例说明如下表： 序号 元器件类别 依据标准 质量分级（从低到高） 1 半导体分立器件 GJB33A-97 质量保证等级分为：JP(普军级)、JT（特军级）、JCT（超特军级）、JY（宇航级） 2 半导体集成电路 GJB597A-96 质量保证等级分为：B1级、B级.

原创 Vivado实现策略

第六课时：Vivado实现策略目录Top~~1. Directiveopt design是逻辑优化power_opt功耗的优化新的特征 Directive不同的directive，意味着不同的算法effort level和directive explore的关系如何后者取代了前者Top~~2. 实现的策略常用的五个策略不同测策略由不同的设计步骤，不同的策略选择不同的directive，一个命令级的一个运行级的行为

原创 PoE 协议

讲讲PoE系统和802.3af（PoE）、802.3at（PoE+）、802.3bt（PoE++）三种标准。PoE的系统构成及供电特性参数一个完整的PoE系统包括供电端设备(PSE,PowerSourcingEquipment)和受电端设备(PD,PowerDevice)两部分。POE交换机就是PSE设备，无线AP或者物联网LoRa网关就是PD设备。两者基于IEEE802.3af标准建立有关受电端设备PD的连接情况、设备类型、功耗级别等方面的信息联系，并以此为根据PSE通过以太网向PD供电。..

原创 xilinx SDK调用math库问题

原创 ＭＡＣ地址和ＩＰ地址绑定局域网新增电脑

新到的公司，为了有效监管电脑，将ＭＡＣ地址和ＩＰ地址绑定，用固定ＩＰ了。习惯用自己的笔记本电脑，但没有网络真的让人抓狂，问了下同事，说是ＭＡＣ地址和ＩＰ地址绑定了，知道了原因就好下手了。首先让自己的ubuntu网上起来。选择画线部分然后点右侧Edit...克隆MAC,1为机器原先的ＭＡＣ，2为查看原来可以上网的电脑上的ＭＡＣ，照着设填进去就可以了，然后再修改ＩＰ相关的。首先选连接方式，如1所...

原创 svn异常卸载

现象：SNV将安装目录误删了，导致其他SNV安装不上提示需要以前安装的的版本安装源文件。最后解决方案重新下一个以前版本SVN文件，重新卸载再安装，我安装成功了。需要注意1、根据网上搜索，删除SNV相关的东西（注册表和硬盘文件等）。2、在控制面板-程序中点击卸载SNV程序，此时需要提醒需要以前的安装原文件（这里能看到版本号，网上下一个就行），下载的文件基本上都是Tortoise...

原创 【STM32电机FOC】调试记录

【STM32电机FOC】调试记录http://blog.sina.com.cn/s/articlelist_2385683860_0_1.html

原创 TI DSP设计高分辨率编码器

TMS320F240 DSP-Solution for HighResolution Position with Sin/CosEncodershttp://www.ti.com/lit/an/spra496/spra496.pdfThis application report offers a solution for obtaining high-resolution posit...

原创 TI 参考设计 采用高分辨率位置插值的正弦/余弦编码器的接口

TI 参考设计本参考设计是用于连接正弦/余弦位置编码器且符合EMC 标准的工业接口。 其应用包括需要进行精确速度和位置控制的工业驱动。 本设计采用 16 位双路采样模数转换器 ADC 并且可以向下兼容14 或12 位版本， 可以优化性能、 降低成本。 此外， TIDA-00176 还支持通过串行外设接口 (SPI) 和正交编码脉冲 (QEP) 接口轻松连接外部处理器， 并支持使用备选...

转载 电容特点及选用原则

关于电容讨论： https://www.amobbs.com/thread-5614588-1-1.html?_dsign=cdf50644 电容选用原则： 1、高频用C0G/NP0，低频用X7R，实在不行才X5R，从来不碰Y5V之类的东西 2、特殊接地场合用2000V的，一般都用50V的，大容量没办法才降低到25或16，但电压余量要留出至少一倍。最...

转载 MDIO接口

MDIO接口包括两根信号线：MDC和MDIO，通过它，MAC层芯片（或其它控制芯片）可以访问物理层芯片的寄存器（前面100M物理层芯片中介绍的寄存器组，但不仅限于100M物理层芯片，10M物理层芯片也可以拥有这些寄存器），并通过这些寄存器来对物理层芯片进行控制和管理。MDIO管理接口如下：MDC：管理接口的时钟，它是一个非周期信号，信号的最小周期（实际是正电平时间和负电平时间之和）为400ns，...