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原创 DDR3使用总结

DDR3 芯片工作的频率:用户端时钟频率为 4:1 或者 2:1,当 DDR3 芯片工作的时钟为 800M 时候,比例只能为 4:1 ,用户端时钟200M。带宽:800M * 16 * 2 = 25600Mbit/s = 3.125GB/s。行:【14:0】 列:【9:0】 BANK:【2:0】 数据位宽:【15:0】因为 800M × 2 × 16bit = 200M ×用户端数据位宽。2.FPGA内部时钟(No Buffer)2.FPGA内部时钟(No Buffer)1.外部晶振(单端/差分),

2024-07-05 10:14:27 292

原创 以太网协议详解

2.校验和:IP首部按16位分成多个单元相加(校验和16’h0),溢出部分组成16位再加,直到不再溢出,最后按位取反。在ARP层主动请求时,目的mac地址48'hff_ff_ff_ff_ff_ff。每个包之间会有96个bit的IFG(帧间隙(最小值))+ 前导码(7个55) + 帧头(D5)1----请求报文 2----应答报文。UDP首部+数据字节总数(16’h )序列号sequence(16’h )IP首部+数据字节总数(16’h )ARP报文类型(16’h )

2024-06-18 16:11:54 165

原创 远程升级flash——W25Q64

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2024-04-17 16:03:35 439 1

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2024-03-01 09:58:00 481 1

原创 多通道AXI读写DDR的坑

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2024-01-11 19:39:44 1015

原创 XILINX 7系列时钟结构及BANK电平

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2023-12-29 10:05:43 1189 1

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在ip层组包时向arp表发送目的ip,如果有,向mac层发送ip对应的mac【但一般mac层有目的mac】前三步与UDP接收相同。

2023-11-20 13:45:16 128

原创 RFSoC——ZCU208 DAC部分

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2023-10-11 15:22:13 897 2

原创 JESD204B调试记录(AD9164 基带IQ1.5G采样率,7.5G线速率,2xNRZ输出采样率达12G)

JESD204B调试记录(AD9164 12G采样率,7.5G线速率)

2023-07-04 15:51:42 1612 2

原创 JESD204B调试记录(AD9164 5G采样率,12.5G线速率)

JESD204B调试记录(AD9164)

2023-06-14 10:44:56 2908

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