JESD204B调试记录（AD9164 基带IQ1.5G采样率，7.5G线速率，2xNRZ输出采样率达12G）

首先根据DAC输出采样率确定输入DAC时钟，以及是否使能FIR85滤波器

再通过输入IQ/中频信号采样率，确定内插系数，L,M,F,K，线速率，参考时钟，sysref

ATTENTION :

1. AD9164最高线速率为12.5G，204B ip最高线速率取决FPGA型号，最高也是12.5G
2. 输入IQ信号时，因为最高线速率为12.5G，根据
   LaneRate = (20 × DataRate × M) / L
   IQ采样率最高为2.5G
3. 输入中频信号时，因为最高线速率为12.5G，根据
   LaneRate = (20 × DataRate × M) / L
   采样率最高为5G

DA参数配置

输出采样率 12G，输入DAC时钟 6G ，使能FIR85
输入IQ数据采样率1.5G ，4倍内插
L= 8, M = 2, F = 1, S = 2

根据dac芯片手册计算线速率

DataRate = 6G / 4 = 1.5Gbps
LaneRate = (20 x 1.5G x 2)/8 = 7.5Gbps

DataRate = (DACRate) / (InterpolationFactor)
LaneRate = (20 × DataRate × M) / L
DACRate为输入DAC时钟，DataRate为从FPGA传输到DAC的数据采样率

根据dac手册计算LMFC

LMFC = 6000MHZ/128= 46.875M

最后得到需要的SYSREF频率，为LMFC的整数倍，即一个SYSREF后跟了整数个LMFC

DA数据处理模块（内插&&NCO）

主要配置两个寄存器 0x110 & 0x111


nco有几种模式

None是不使能
Integer 指FTW为整数，fCARRIER 是采样率 fDAC 的二次幂

Dual 指 fCARRIER 不是采样率 fDAC 的二次幂

204B 模块配置

参考上篇文章，JESD204B调试记录（AD9164 5G采样率，12.5G线速率）
但由于参数改变注意要修改的地方：

1.线速率不同，TX/RXCORE_CLK参考时钟

2.AXI配置寄存器时，参数改变要与AD9164配置的工作模式一致

3，根据Table27， sysref频率可能需要调整

调试问题

1.只要有内插时，M的值都为2

2.由于采样率很高，采样点数必须提高（实验用64K），不然频谱泄露会很严重

以上为采样点数1K
下图为采样点数64K