高速GT结构使用总结

1.时钟

1.1Reference Clock

专用低抖动晶振，IBUFDS_GTE2原语

1.2QPLL & CPLL

6G以上用QPLL

同一个QUAD参考输入时钟，驱动同一个QUAD

QUAD参考输入时钟，驱动相邻两个QUAD（图片过大不予展示）

1.3GT内部逻辑时钟

1.3.1TX 逻辑时钟

TXOUTCLK 来源

•TXOUTCLKSEL = 3’b011 or 3’b100: TXPLLREFCLK_DIV1 or
TXPLLREFCLK_DIV2 is the input reference clock to the CPLL or QPLL, depending on the TXSYSCLKSEL[1] setting. TXPLLREFCLK is the recommended clock for general usage and is required for the TX buffer bypass mode.

TXUSRCLK2 = TXUSRCLK

TXUSRCLK2 = TXUSRCLK/2

1.3.2 RX 逻辑时钟

RX Buffer Bypass
The RX elastic buffer can be bypassed to reduce latency when the RX recovered clock is used to source RXUSRCLK and RXUSRCLK2

1.4 IP配置注意

RXCOMMA Alignment
接收端串并转换，以字节为单位，需要知道起始有效字节在哪儿

1.在时钟纠正时，BC50可能会丢掉一组
2.第一个有效字节BC在4字节的位置随机
【32’hD0_FB_50_BC，32’hFB_50_BC_xx
32’h50_BC_xxxx， 32’hBC_xx_xx_xx】

Clock Correction
恢复出来时钟序列，校准接收的当前时钟
K28.5二进制
101（5）_11100（28） = BC

RX Elastic Buffer：
会存储发送的数据和K码
Xclk与rxusrclk有微小频偏，上溢时删除K码，下溢时插入K码

EX:时钟纠正示例：
TX:小端传输，先发送低字节【16’h BC50】
RX串转并：【16’h 50BC】
RX传给用户数据：【16’h BC50】

16’h 50BC 

但是识别sequence序列为：BC50，因此发送端应发送16’h 50BC
16’h 50BC