XILINX 7系列时钟结构及BANK电平

时钟结构

每个BANK有4对差分时钟输入引脚（8个单端时钟输入），单端时钟输入必须连接P-SIDE引脚，此时N-SIDE引脚不能再作为时钟输入，只能作为普通IO用。

4对差分时钟输入引脚由2对MRCC和2对SRCC组成；

如何区分时钟专用引脚与普通IO

1.原理图上有MRCC，SRCC
2.打开综合也可以看到具体管脚属性

时钟原语

IBUFGDS
是IBUFG的差分形式，当信号从一对差分全局时钟管脚输入时，必须使用IBUFGDS作为全局时钟输入缓冲。IBUFG支持BLVDS、LDT、LVDSEXT、LVDS、LVPECL和ULVDS等多种格式的IO标准。

BUFG
是全局缓冲，它的输入是IBUFG的输出，BUFG的输出到达FPGA内部的IOB、CLB、选择性块RAM的时钟延迟和抖动最小。

BUFIO是IO时钟网络，它只能驱动IO Block里面的逻辑，不能驱动CLB里面的LUT，REG等逻辑。

BUFR是regional时钟网络，它的驱动范围只能局限在一个clock region的逻辑，但是它可以同时驱动IO和内部逻辑。

GT有专用输入时钟，一个BANK内GT 使用的参考时钟必须来自同一个BANK，也可以用相邻参考时钟，具体分析
GT专用输入时钟可以接BUFG，供其他逻辑使用

HP 与 HR

Xilinx 7系列FPGA IO Bank分为HP Bank和HR Bank，HP IO接口电压范围为1.2V~1.8V，可以实现高性能，HR IO接口电压范围为1.2V~3.3V。

打开综合可以看到BANK属于哪个电平标准

参考连接: https://zhuanlan.zhihu.com/p/340133423