多通道AXI读写DDR的坑

已于 2024-01-12 09:46:06 修改
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文章标签： fpga开发
于 2024-01-11 19:39:44 首次发布
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在这里插入图片描述

1.c0_ddr4_aresetn必须连接，一般用ui_clk_sync_rst取反

2.axi_interconnect模块S00_AXI外接了一个AXI_MASTER接口，从0-255写数据，写完回读的重复操作
仿真读取DDR数据时发现axi_interconnect中，axi_rlast信号时序有点奇葩。。
在这里插入图片描述
axi_rlast拉高后会持续，到下一个读有效开始

DDR4信号时序如下：
在这里插入图片描述
rlast只持续一个周期【axi_interconnect crossbar设计128，因此有两个rlast】

qq_42098653
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参考资料：   Xilinx官方文档：基于Vivado的AXI参考指南（UG1037）   ARM文档：AMBA AXI协议规范（INI0022D）  AXI（Advanced eXtensible Interface）:全称高级可扩展接口。是ARM AMBA（Advanced Microcontriller Bus Architecture）高级微控制器总线架构的一部分。   是1996年首次引入的一组微控制器总线；是开放的片内互联的总线标准，是能在多主机设计中实现多个控制器和外围设备之间的连接和管理。
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