串-并转换

串并转换

module serial_parallel(
    input           clk,
    input           rst_n,
	 input           en,
    input           data_in,   //一位输入
    output reg[7:0] data_out	//8位并行输出
    );

	 //移位寄存器方式
	always @(posedge clk or negedge rst_n) begin
		if (!rst_n)
			data_out <= 8'b0;
		else if (en == 1'b1)
			data_out <= {data_out[6:0], data_in};	//低位先赋值
		else
			data_out <= data_out;
	end

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转载自「FPGA小学生」
原文链接：https://blog.csdn.net/weixin_44586889/article/details/120282669