数字锁相环：二阶环的FPGA实现（基于quartus+matlab）

写在前面的话：本篇文章参考自杜勇工程师的《锁相环技术原理及FPGA实现》

二阶环的FPGA实现（基于quartus+matlab）

\quad \quad 在前面的文章中分析了的心脏——环路滤波器，也分析了一阶环的FPGA实现，这篇文章讨论的是二阶环的FPGA实现。

一.依据模拟环设计数字环

\quad \quad 根据信号与系统的分析理论，一个系统完全由系统函数来确定，因此我们可从系统函数的角度出发，找到模拟电路与数字电路的转换关系，最终根据环路滤波器的数字域系统函数进行数字化设计。

1.1从模拟到数字——双线性变换

\quad \quad 连续时间系统H(s)的极点有两种情况：单重节点和多重节点。但是一个多重节点环节可以看成由多个单重极点环节级联构成。例如，对二重极点的系统，有

$H(s)=\frac{A}{(s-p{)}^2}=\frac{\sqrt{A}}{s-p}\frac{\sqrt{A}}{s-p}$

因此，可以将一阶环节

$\frac{\sqrt{A}}{s-p}=\frac{K_a}{s-p}$

看成构成$H(s)$的最基本环节，其中，$K_a$为基本环节的增益。它对应于一阶微分方程

$\frac{dy(t)}{dt}-py(t)=K_{a}x(t)$

其系统结构如图1所示。对该系统离散化，主要是对系统中的积分运算离散化。

$图1$

\quad \quad 一次积分运算可以用梯形作数值计算，即

将上式第二行的积分用梯形法近似，则有

该式为一次积分运算离散化后的数值计算公式，其中的T为采样间隔。将自变量中的符号$T$隐去，可写成差分方程的习惯表示形式

$y(n)=y(n-1)+\frac{T}{2}[x(n-1)+x(n)]$

两边取单边$z$变换，并考虑到当$y(n)=0，n＜0$有

$Y(z)=z^{-1}+\frac{T}{2}[z^{-1}X(z)+X(z)]$

对上式进行整理，得到一阶环节的离散系统函数

$H_1(z)=\frac{Y(z)}{X(z)}=\frac{T}{2}\frac{1+z^{-1}}{1-z^{-1}}$

也就是说，一次积分单元离散后，是上式描述的离散系统。
\quad\quad 对连续一阶系统离散化后，可以得到其系统结构如下图所示

\quad\quad 根据上图，可求得离散的系统函数为

$H_i(z)=\frac{K_a{H}_1(z)}{1-p{H}_1(z)}$

\quad\quad 将此式与连续的一阶环路做对比，得出连续时间系统和离散时间系统之间的转换公式

1.2 环路滤波器的数字化

\quad\quad 有了系统函数转换表达式，即可获得各种模拟环路滤波器所对应的数字化系统函数表达式，进而获取其数字化实现结构。
\quad\quad 对于有源比例环路积分滤波器（理想积分滤波器）来讲，其数字化系统函数为

$F(z)=\frac{1+s{\tau }_2}{s{\tau }_1}=\frac{2{\tau }_2+T}{2{\tau }_1}+\frac{T}{{\tau }_1}\frac{z^{-1}}{1-z^{-1}}$

\quad\quad 由于在二阶锁相环路中，理想二阶环路具有共他两种环路无法比拟的优异性能，因此接下来主要讨论这种环路滤波器及其构成的锁相环路。
\quad\quad 对于上式，令

则上式变换为

其对应的系统结构可用下图来表示

1.3 理想二阶环的参数设计

各项参数如下：

• 软件：Quartus prime 18.0
• FPGA系统工作时钟速率=系统采样频率$f_s$=$8kHz$
• 数字震荡器固有频率$f_o=400Hz$
• 输入为10bit二进制补码数据
• 输出为10bit二进制补码数据
• 鉴相乘法器输出位宽：19比特
• 鉴相滤波器系数位宽：8比特
• 鉴相滤波器输出数据位宽：30比特
• 环路增益K=34 Hz
• NCO频率字位宽：30比特
• NCO相位字位宽：35比特

\quad\quad 为便于比较，我们仍根据一阶环实例要求进行设计。根据前面的分析，理想二阶环的FPGA实现过程，不过是在一阶环的基础上增加一个环路滤波器功能模块而已。
\quad\quad 根据前面的推导，求取环路滤波器系数C1、C2的值，需要获取采样周期$T$，以及滤波器时间常数${\tau }_1$、${\tau }_2$的值。由于系统采样频率$f_s=8000Hz$，$T=1/f_s=1/8000$s。需要注意的是，${\tau }_1$、${\tau }_2$是典型的模拟环路滤波器参数，这也是为什么我们将目前的方法称为依据模拟环设计数字环的原因。
\quad\quad 如何计算${\tau }_1$、${\tau }_2$？根据第前面关于环路滤波器的讨论，从环路相位裕度参数出发设计这两个参数，而相位裕度与阻尼系数ξ直接相关。根据图6-38的仿真结论，一般取阻尼系数ξ=0.7。对于理想二阶环来讲

${\omega }_n=\sqrt{\frac{K}{{\tau }_1}}$ $\xi =\frac{{\tau }_2}{2}\sqrt{\frac{K}{{\tau }_1}}$

\quad\quad 注意，在上式中，$K$的单位为$rad/s$，${\omega }_n$的单位为$rad/s$。现在，我们已经获取了环路增益参数（$K=34Hz=213.6283rad/s$）、阻尼系数（$\xi =0.7$），还需要获取一个参数，比如${\tau }_1、{\tau }_2$之间的关系，才能计算出最终的时间常数值，进而计算出$C1、C2$的值。
\quad\quad 根据模拟环路的性能分析，环路滤波器$3dB$截止带宽的大小直接影响到$VCO$输出的信号质量，要计算出${\tau }_1、{\tau }_2$之间的关系，需要首先确定环路滤波器3dB截止带宽的$f_c$大小。根据前面的分析，取$f_c=10Hz$（注意，公式中的截止频率单位为Hz），则有

$10=\sqrt{\frac{2}{2{\tau }_1^2-2{\tau }_2^2}}$

\quad\quad 结合前面的公式，带入$K,\xi$的值，得到${\tau }_1,{\tau }_2$的值，再根据${\tau }_1、{\tau }_2$的值，分别计算环路滤波器系数C1，C2。

1.4 理想二阶环的$VerilogHDL$设计

\quad 这里只介绍二阶环的环路滤波器的$verliog$ 设计，由前面推导得到的二阶锁相环的Z域公式，将Z域公式转换到时域中，才能转换为我们可以用的形式。

$F(z)=\frac{Y(z)}{X(z)}=C_1+\frac{C_2{z}^{-1}}{1-z^{-1}}$

\quad 令

$\frac{C_2{z}^{-1}}{1-z^{-1}}X(z)=D(z)$
由 $z$变换的性质，上式的时域表达式为： $C_{2}x(n)+d(n)=d(n+1)$
结合整个 $Z$域表达式,可得出其最终的时域表达式为： $y(n)=C_{1}x(n)+d(n)$ 具体实现代码如下：

/*

MODULE DECLARATION

*/
module LoopFilter(
rst,
clk,
pd,
frequency_df
);




/*

FUNCTION DECLARATION

*/


/*

LOCAL PARAMETER

*/


/*

PORT DECLARATION

*/
input  rst;                              //复位信号，高电平有效
input  clk;                              //FPGA系统时钟：8 kHz
input  signed [29:0]  pd;                // 输入数据：8 kHz，数据源来自fir滤波器的输出
output signed [29:0]  frequency_df;      // 环路滤波器输出数据



/*

REG & WIRE DECLARATION

*/
reg signed[29:0]sum_d;
wire signed[29:0]pd_c2,pd_c1,sum;


/ACHIEVEMENT

assign pd_c1={{1{pd[29]}},pd[29:1]};//C1
assign pd_c2={{9{pd[29]}},pd[29:9]};//C2


always @(posedge clk or posedge rst)  
       if (rst)
          sum_d <= 0;
       else
          sum_d <= sum;
		  
assign sum = pd_c2 + sum_d;
assign frequency_df = sum_d + pd_c1;

endmodule

这里需要说明的是，为了简化运算，C1和C2以移位代替了乘法，所以数值采用了近似的方法。
\quad 再结合一阶环中的其他代码，就可以得到完整的二阶环$verliog$代码。

二.二阶环路滤波器仿真相关结论

\quad 经过对二阶环的仿真，我们得出了下面的结论：

• 理想二阶环路增益直接影响环路的锁定性能，当环路参数设定后，环路的最大增益就确定了，当增益超过这个值时，环路不能锁定。
• 环路能够正常锁定的情况下，增益越大，锁定时间越大，锁定速度越快。
• 理想二阶环路的捕获带宽在工程设计中是有限的。
• 仅改变环路增益，对捕获带宽的影响不大。