FPGA-verilog-写数字钟

最新推荐文章于 2020-07-21 16:04:04 发布

不知名的小咸鱼

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分类专栏： FPGA学习文章标签： FPGA verilog 数字钟

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1. 硬件平台

Cyclone IV 和6个数码管

2. top level

module num_show(
	input clk,rst,
	output wire oclk,
	output  [7:0]num_out,
	output  [7:0]n_oled,
	output  [5:0]Cs_out,
	output wire clk_1M
);

   wire CLK_1M	;
	pll	pll_inst (
		.inclk0 ( clk ),
		.c0 ( CLK_1M )
		);
		
	flow_led	flow_led(
	.nclk(clk),.nrst(rst),
	.out_clk(oclk),
	.oled(n_oled)
);
		
	num_clock num_clock(
		.kclk(CLK_1M),.krst(rst),
		.knum_out(num_out),
		.kCs_out(Cs_out)
);
endmodule

2. 计时模块

module num_clock(
		input kclk,krst,
		output reg [7:0]knum_out,
		output reg [5:0]kCs_out
);
reg [20:0]count;
reg [3:0] s_num;
reg [3:0] s1_num;
reg [3:0] m_num;
reg [3:0] m1_num;
reg [3:0] h_num;
reg [3:0] h1_num;
reg [2:0] out_select;
parameter data = 20'd1000000;
//数码管
parameter _0 = 8'b0011_1111,
			 _1 = 8'b0000_0110,
			 _2 = 8'b0101_1011,
			 _3 = 8'b0100_1111, 
			 _4 = 8'b0110_0110,
			 _5