FPGA复位

1.同步复位

always@(posedge clk) begin 
	if(!rstn) q <= 1'b0;
	else	  q <= d;
end

优点：
1.保证电路100%复位。
2.只在时钟边沿检测，可过滤一些毛刺；对于一些复位由组合逻辑产生的电路，建议使用同步复位。
缺点：
1.对于一些没有同步复位接口的寄存器，同步复位信号会与数据信号相与之后接入触发器d端口，导致数据流逻辑不纯净，在一些时序较紧的设计中可能会导致时序违例。
2.如果ASIC/FPGA具有内部三态总线，则导致复位条件的时钟要求非常重要。为了防止内部三态(芯片上电时的三态总线)上的总线争用，芯片必须具有上电异步复位。

2.异步复位

always@(posedge clk or negedge rstn) begin 
	if(!rstn) q <= 1'b0;
	else      q <= d;
end

优点：
1.可以在没有时钟的情况下复位。
2.当寄存器没有同步复位接口时（有异步复位接口），异步复位可以保证数据流的纯净。
缺点：
1.异步复位是没有问题的，重点是异步复位的释放；异步复位在时钟边沿释放时，会导致电路进入亚稳态，布线延迟也有可能导致同一时钟域的两个信号复位释放在不同时钟周期。

3.同步复位，异步释放

always@(posedge clk or negedge rstn) begin 
	if(!rstn) begin 
		rst_ff1 <= 1'b0;
		rst_ff2 <= 1'b0;
	end
	else begin 
		rst_ff1 <= 1'b1;
		rst_ff2 <= 1'b0;
	end	
end

注意：时钟树和复位树几乎一样多，复位同步器的时钟最好是源时钟（即时钟树的输入时钟）

4.多时钟复位

对于多时钟域设计，每个时钟域内应当都有自己的复位同步器，以确保每个时钟域的复位释放都能满足保持时间。

4.1 非顺序复位释放

4.2 顺序复位释放