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RSS订阅原创 深入理解复位---同步复位，异步复位，异步复位同步释放(含多时钟域）
目录前言同步复位异步复位异步复位同步释放多时钟域下异步复位同步释放总结Reference前言电路的任何一个寄存器、存储器结构和其他时序单元都必须附加复位逻辑电路，以保证电路能够从错误状态中恢复、可靠地工作。对于综合实现的真实电路，通过复位使电路进入初始状态或者其他预知状态。复位在数字IC设计中是不可缺少的一部分，故一定要清楚掌握深入理解复位的作用。同步复位先看一个简单的同步复位的D触发器，Verilog代码如下：module Sync_rst ( input cl
2021-12-22 15:43:01
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原创 VScode中使用WaveDrom插件画时序图(波形图)
目录WaveDrom插件介绍WaveDrom的基本使用WaveDrom的进阶使用ReferenceWaveDrom插件介绍在VScode应用商店中搜索Waveform Render，这个就相当于WaveDrom了：左边键入代码，右边会自动生成时序图，非常好用：WaveDrom的基本使用先看看实例代码：{signal: [ {name: 'clk', wave: 'p.....|...'}, {name: 'dat', wave: 'x.345x|=.x', data: ['head'
2021-12-10 17:34:31
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原创 Verilog实现---特殊应用的异步FIFO
目录1.概述2.端口信号说明3.文件说明4.代码5.测试&波形1.概述网上有很多有关FIFO原理及其概述，这里给出三个比较好文章的提供参考：https://blog.csdn.net/huigeyu/article/details/107331221https://blog.csdn.net/alangaixiaoxiao/article/details/81432144https://blog.csdn.net/weixin_46022434/article/details/105348
2021-10-19 09:41:20
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原创 用脚本运行Modelsim教程
目录1.概述&优势2.用脚本运行Modelsim的教程3.Reference1.概述&优势做FPGA的人多数用的是Quartus/Vivado这两个软件进行仿真，有时用这两个软件会调用Modelsim进行仿真看波形，但每次调用Modelsim速度都比较慢，且对于大工程而言，需要反复迭代的时候，这种方法就显得比较麻烦了。对于做数字IC的人而言，通常用Modelsim/VCS进行仿真，VCS多数是用脚本跑的，而网上有关用脚本跑Modelsim的例子和教程都不多，所以这篇博文主要是描述如何用脚
2021-10-18 16:42:43
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原创 Verilog实现---1/x任意整数分频器通用代码
目录1.代码文件说明2.端口说明3.测试&波形4.代码文件获取1.代码文件说明分频器的代码并不难，网上多数是奇偶分频分开写的代码，按照电路结构去理解，分频器分为奇偶数两个module是比较理想的。如果把奇偶两个模块写到一个module中，则会导致输出会经过较多的逻辑电路，这对于一个时钟输出是极其不利的，导致较差的时序，在做数字IC的时候要尤为注意这一点。另外，为了后面逻辑综合(DC)方便，统一用的时钟上升沿触发，奇数分频用到的下降沿替换为时钟取反信号的上升沿。调用本次代码时，只需例化Div.v
2021-10-18 15:15:55
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原创 Matlab实现---基于平均背景法的视频运动目标检测（有背景更新）
目录实现目标及说明代码及说明完整文件获取实现目标及说明MATLAB——编程实现基于平均背景法的视频运动目标检测，并且要不断更新背景。网上找到的很多关于运动目标检测的，多数是用OpenCV或者Python来解决的，奈何我都不会，我不是这个研究这个方向的，只能在网上不断摸索找到用Matlab解决这个问题的办法。代码及说明这个代码需要完善，检测结果不那么完美，但也够用了，完整代码如下% 基于平均背景法的视频运动目标检测（会更新背景） %clc;clear;video_det = Vi
2021-05-29 15:51:31
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原创 Verilog实现---AHB_APB通讯架构
目录1.实现目标2.文件说明3.工作流程与原理4.端口说明5.测试流程6.代码及文件获取1.实现目标利用Verilog实现如下图的系统功能并完成仿真如上图，主设备Master0利用AHB-Lite总线协议通过APB Bridge访问四个APB从设备Slave0、Slave、Slave2和Slave3.每个从设备的地址空间如下:Slave0: 0x0000_0000 ~ 0x0000_00ff;Slave1: 0x0000_0100 ~ 0x0000_01ff;Slave2: 0x000
2021-03-31 14:11:45
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原创 Verilog实现---IEEE标准的单精度浮点乘法器
目录1.实现目标2.原理说明3.设计说明4.Verilog代码1.实现目标2.原理说明首先要懂得浮点乘法器的工作原理与如何编码运算的过程，这里给出两个参考Blog.浮点加法、减法, 乘法、除法运算: https://blog.csdn.net/xingqingly/article/details/18981671计算机中定点数表示方法——移码: https://blog.csdn.net/Dnesity/article/details/1045316813.设计说明本次设计输入有两个32位单
2021-03-30 16:42:52
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原创 Quartus II和Modelsim的联合仿真（纯粹）
Quartus II和Modelsim的联合仿真自动生成testbench模板联合仿真Reference自动生成testbench模板当写完HDL代码后，先编译，编译通过后，如下图操作，就可以自动生成testbench模板生成的tb文件在工程文件夹simulation -> modelsim 文件夹下面的xxx.vt联合仿真编写完tb文件后，需要做些设置才能调用modelsim第一步：点击Assignment -> Settings第二步：如图红框设置第三步：点击testbe
2021-03-28 21:12:49
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原创 Modelsim使用技巧
我们经常使用quartus与modelsim的进行联合仿真，具体方法看我以前写的博客（如下），这里不多阐述这里主要介绍modelsim的使用技巧调试技巧如果我们修改了HDL程序或者testbench，怎么在modelsim中更新，我在网上找了很多教程，在modelsim中更新的话只有关掉modelsim，在quartus中重新进行RTL simulation,显然这样很麻烦而且浪费时间当运行RTL simulation的时候，modelsim会自己启动，且开始编译，这个是时候实际上它有个命令被输入了
2021-03-28 20:27:13
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原创 CSDN博客图片调整大小
当我们csdn写博客的时候，会经常插入一些图片，一般发布的时候图片都非常大，就会不好看，如下图看起来很不舒服，想改变图片的大小第一步：我们上传到博客的图片，图片底部都会有一个链接第二步：复制其中图片的链接，如下图第三步：将图片链接插入到下面的格式，“width=”后面的就是图片的缩放比例我的例子就是第四步：把第二步红框的内容删除，复制粘贴第三步的内容，效果如下PS：可以建一个txt文本，加快编写blog的速度，如下图...
2021-03-28 16:09:52
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空空如也
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