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Guard ring 是用来隔离电路的，特别是模拟模块和数字模块，灵敏放大模块和高功率模块等。一开始画单元模块的时候，一直在纠结需不需要画Guard ring，或者说多大的模块需要才需要画Guard ring？上学期画过简单的反相器，两个黄色的框就是Guard ring ，外边是Nwell接高电平，里边是Psub接低电平。同时Pmos外边也围了Nwell、Nmos外边也围了Psub。小小一个反相器，要围那么多东西，这要多消耗面积啊？上学期简单的课程作业可以这么玩，现在可是要流片呀，而且这么多元件，每个

上文ADC笔记（一）说已经完成了说有版图，没想到8月底经历了一场刺激的debug之旅，差点崩溃。一、溃不成军版图gds文件的提交在8月底，当时以为传个gds文件就可以交差了，没想到提交的时候，还要自动做两个drc检查：全芯片drc：CLM18_LM16_LM152_6M.215_1a.fullchip天线检查：CLM18_LM16_LM152_6M_ANT.215_1a当时上百个错误如下，“我看不懂，但大受震撼”。那时在深夜，突然体会到《西游记》最后一难——通天河遇鼋湿经书。本以为历经千难，完结

电路设计和前仿的时候，不需要考虑外围的IO PAD，但当通过了前仿，并且画好了除PAD的版图，该如何添加外围的PAD呢？最初的电路图如下：对应的版图如下：一、IO PAD 电路一开始以为这些复杂的PAD需要自己手画，没想到它也是有电路图，我们需要在原来ADC_core(上图)的外面包一层PAD电路，然后调它的版图，最后连线，流程和搭ADC_core基本一致。外面包的一层Pad电路如下：这些pad有几个注意的地方：PAD也需要供电数字输入、输出口需要添加driver模拟输入口不能添加

耗时一学期的模拟IC实践课终于结束，经历了电路设计、前仿、版图、后仿、IOpad、金属dummy，最终生成GDSII文件的全部过程，确实收获不少，最终的版图如下，还挺有美感的。这是8比特异步SAR ADC，没有加冗余，后仿的ENOB为7.77，采样速度是33M/s，希望流片之后不会变砖。整个过程经历不少坑，希望做一些记录，纪念“那些月一起de过的bug”。一、如何生成GDSII版图？模拟版图相信一般的专业课都会教，B站也有很多视频，比如画一个反相器，复杂一点的有五管放大器。版图方面也有一本很好的入

这两天一直折腾Cadence ic5的环境，“工欲善其事，必先利其器”，为了最后的ADC设计流片，也是要拼了。忆阻器阵列的外围电路需要ADC，占总体功耗的90%，因此想设计低功耗的ADC。一、问题描述Cadence ic5 没有对齐“Align”的快捷键，靠肉眼对齐的话，后期连线之后，DRC容易出错。undo 的次数只有一次，如何增加？二、 方案1.对齐ic5 的对齐不太好找，Edit->Other->Align：设置如下：先选择一个器件，之后的器件和它对齐；可以选水平或垂直

集成电路实践课需要用古老的cadence IC5仿真并画版图，刚从IC6练就的操作，好多使不上，相当郁闷。考虑过讲IC5的工艺库转成OA格式，但是打开之后版图连颜色都没有，考虑到之后需要流片，还是不瞎折腾，专心学习IC5的操作吧。仿真时第一个bug是，查看静态工作点的时候，mos管没有“gm”一项，这可是重要参数，每次用print查看的话，得多费劲！好在搜到了解决方案（这种细微的问题只能用英文搜，Google不行只能用Bing）：启动菜单CIW->Tools->CDF->Edit

最近阅读组里忆阻器阵列的nature文章，搞清楚很多问题，特别是CNN的算法如何在忆阻器上实现这点，特来整理一波。Fully hardware-implemented memristorconvolutional neural network一、顶层结构这图包含很多信息量：图a：中间的忆阻器阵列PE chip只做矩阵乘法，得到的电流通过ADC转成数字信号，然后在软件上进行pooling，Activation，Accumulate等操作，再进入下一层卷积网络。(这一点困扰了我很久，我之前以为po

一、随机失调误差的结论Sansen《精粹》的15章失配中，直接给出了米勒放大器的随机失配和系统失配电压的公式，还给出了共模抑制比和随机失配电压的风骚关系：Vosr=ΔVT1+gm3gm1ΔVT3+Vgt12(ΔKn′Kn′+ΔKp′Kp′+ΔW/L1W/L1+ΔW/L3W/L3)V_{osr}=\Delta V_{T1}+\frac{g_{m3}}{g_{m1}}\Delta V_{T3}+\frac{V_{gt1}}{2}(\frac{\Delta K'_n}{K'_n}+\frac{\Delta

一、LNA与一般放大器的区别LNA低噪声放大器，顾名思义，它具有输入噪声低的特点。LNA一般用于射频接收机的前端，接收特定频率的小信号，通过放大后进入下一级混频。因此除了放大功能外，LNA有以下几点不同：输入端含有50欧姆的源负载RsR_sRs​，需要做输入匹配达到最大的输入功率传输效率输出端含有50欧姆的负载RLR_LRL​，需要做输出匹配达到最大的输出功率传输效率需要对特定频率做选择，内部有电容电感原件噪声系数NF是重要指标设计过程中碰到的难点主要有两个：一、如何确定电路的结构？二、如何

一、排兵布阵Sansen出招Sansen《模集精粹》第14章反馈中介绍电流并联反馈时，要求输入电阻，和输出电阻，他的结果是：Rin=R2+RE//1gm1+LG≈R2A0（负载短路）R_{in}=\frac{R_2+R_E//\frac{1}{g_m}}{1+LG}\approx \frac{R_2}{A_0}（负载短路）Rin​=1+LGR2​+RE​//gm​1​​≈A0​R2​​（负载短路）Rout=r0(1+gmRE)(1+LG)≈rogmREA0（负载开路）R_{out}=r_0(

之前一直对差分电路的噪声分析存在恐惧，特来整理一波。求下图差分电路中三个mos管对差模输出的热噪声dVout2‾\overline{dV_{out}^2}dVout2​​，且假设mos管的λ=γ=0\lambda=\gamma=0λ=γ=0。由于两个输入端的噪声不相关，因此不能用源极虚地的方式求输入到输出的增益（虽然最后结果确实一样）。1、M1、2对输出噪声先考虑M1管的热噪声，其噪声等效到栅极为：dVn12‾=4kTγgm1\overline{dV_{n1}^2}=\frac{4kT \ga

背景Sublime Text 打开.sv文件后，没有代码高亮和补全功能，利用Package Control:Install Package查找SystemVerilog的插件，但是没有发现，为之奈何？更可怜的是，github上搜到了SystemVerilog插件的仓库，不知该如何装上去？解决方案打开Package Control: Add Repository；添加刚刚找到的仓库的网址；https://github.com/TheClams/SystemVerilog再用Package

案例来自于《CMOS_analog Circuit Design》-Allen一、基本构型希望确定各晶体管的尺寸以达到如下要求：基本参数电平参数频率参数$L=1\mu m $共模电平ICMR=−1 to 2VICMR=-1 ~to~2VICMR=−1 to 2V相位裕度60°,增益Av>5000A_v>5000Av​>5000CL=10pFC_L=10pFCL​=10pFPdiss≤2mWP_{diss} \

前言自从入坑微电子，就接触了很多仿真软件，最开始是用Multisim，对于初学的时候还是帮助很大的，因为它很直观，只需要搭建电路——仿真即可，在刚开始学习模电的时候给了我很大帮助。但Multisim的一个缺点是，碰到需要搭建大电路时，连线很麻烦，而且器件参数不能随心所欲设置，所以在探索模拟集成电路时，Multisim就很吃力了。HspiceHspice是很好的进阶工具，首先它是网表的形式作...