一、建立工程
1、在建立工程(project) 前,先建立一个工作库( library),一般将这个library命名为
work。尤其是第一次运 行modelsim时,是没有这个“work”的。但我们的project
一般都是在这个work下面工作的,所以有必要先建立这个work。
File> new- > library
1、在建立工程(project) 前,先建立一个工作库( library),一般将这个library命名为
work。尤其是第一次运 行modelsim时,是没有这个“work”的。但我们的project
一般都是在这个work下面工作的,所以有必要先建立这个work。
File> new- > library
点击
library
后会弹出一个对话框,问是否要创建
work
,点击
OK
。就能看见
work.

2
、 如果在
library
中有
work
,就不必执行上一步骤了,直接新建工程。
File->
new->
project

会弹出
在
Project Name
中写入工程的名字,这里我们写一个二分频器,所以命名
half_clk,
然后点击
OK
。 会出现
由于我们是要仿一个自己写的程序,所以这里我们选择Create New File。
在
File Name
中写入文件名(这里的
file name
和刚刚建立的
project name
可以一致也可以不
一致)。注意
Add file as type
要选择成
Verilog
(默认的是
VHDL
),然后 OK。

发现屏幕中间的那个对话框没有自己消失,我们需要手动关闭它,点
close