Verilog 并行数据流转换为一种特殊串行数据流模块的设计
模块M0`timescale 1ns/100ps`define clk_cyc 50module sigdata(rst,data,sclk,ack);input ack;output rst;output [3:0] data;output sclk;reg rst;reg sclk;reg [3:0] data;initialbegin rst <= 1;...
原创
2020-05-28 20:30:57 ·
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