vivado + modelsim 仿真：Post-Synthesis Timing Simulation

已于 2025-04-12 23:30:12 修改
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文章标签： fpga开发 Modelsim Vivado
于 2025-04-12 23:26:18 首次发布
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Vivado 结合Modelsim 实现综合后仿真的一种方法 Post-Synthesis Timing Simulation

使用Vivado 生成仿真所需文件

  1. Vivado simulation 中可勾选Generate simulation scripts only;
  2. 勾选-sdf_anno;
    图1
  3. 在testbanch文件中例化glbl,该文件可在vivado安装路径下找到，将其放到vivado工程的sim文件中；
  4. 综合工程
  5. 运行Post-Synthesis Timing Simulation
    图2
  6. 运行结束后可在工程目录下找到生成好的sdf和网表文件；
    图3

上述两个文件也可使用TCL命令得到
图4
图5

创建Modelsim工程

  1. 与功能仿真一致，创建工程，添加激励文件、模型文件；
  2. 将待测文件使用xxx_time_synth.v代替即可；
  3. GUI界面添加SDF
    图6
  4. 添加相关库文件
    图7图8
  5. 添加glbl
    图9
  6. 启动仿真
    图10
  7. 添加波形、运行仿真即可

参考文档

  1. 《Vivado Design Suite 用户指南: 逻辑仿真 》(UG900)
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在查找过程中，看到有些文章，对modelsim.ini文件进行改写，来使modelsim识别vivado的库。该项作用是编译xilinx下所有的IP，时间较长半个钟左右。vivado的该IP核，输出在第一行，输入在最后一行。挺智障的，记录一下，防止之后再犯。也不一定非要存到xilinx文件下或者modelsim文件下，自己建的文件用来存放Xilinx 编译的库文件。也可以不勾选，时间较快，如果不勾选的话，是不是用到那个IP，自动编译哪个IP？没有实验，暂不确定。查找错误时，找到以下解决方法，试了，没用。
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vivado 仿真
最新发布
03-08
### Vivado 仿真使用指南 #### 功能概述 Vivado 设计套件内置了名为 Vivado Simulator 的仿真器，能够执行功能仿真和时序仿真。这些仿真的结果可以直接在集成于 Vivado IDE 的波形查看器中展示[^1]。 #### 类型区分 存在两种主要类型的仿真方式： - **行为仿真**：此类型仿真不涉及综合或布局布线的过程，在计算机环境中直接模拟电路的行为。尽管此类仿真能验证基本逻辑正确性，但在实际硬件部署时仍可能出现未预见的问题[^2]。 - **在线逻辑分析仪仿真**：利用Xilinx或其他供应商提供的专用工具捕捉真实运行环境下的信号活动，提供接近真实的测试反馈，有助于深入排查潜在缺陷。 #### 工具兼容性 除了自带的仿真能力外，Vivado 支持与其他知名第三方仿真平台如 ModelSim、Verilog Compiler Simulator (VCS) 和 Questa Advanced Simulator 联合工作，增强了灵活性与性能表现。 对于 Linux 用户而言，有专门针对该操作系统的文档指导如何高效地借助 VCS 提升开发效率[^3]；而对于偏好轻量级编辑体验的人群，则可以通过 VSCode 插件实现与 Vivado 更紧密的合作关系，简化日常编码任务的同时享受完整的 FPGA 开发周期支持[^5]。 ```verilog // 示例：简单的 Verilog 加法器模块定义 module adder ( input wire a, input wire b, output reg sum ); always @(*) begin sum = a ^ b; // XOR operation to simulate addition without carry end endmodule ``` 上述代码片段展示了如何创建一个基础的半加器模型用于教学目的，这同样适用于理解 Vivado 中的基础仿真流程[^4]。
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