Time木的博客

随意截图记录，日后完善此文章。OK啦，满足基础需要。

点击右上角的设置图标。

然后在弹出的窗口找到.sim结尾的文件夹，在里面找到wdb结尾的文件，点击ok。点击：Open Static Simulation。找到wcfg结尾的文件，点击ok即可。第二步：依次点击下方红圈。

RTLProject”是指按照正常设计流程所选择的类型，这也是常用的一种类型，“RTL Project”下的“Do not specify sources at this time”用于设置是否在创建工程向导的过程中添加设计文件，如果勾选后，则不创建或者添加设计文件，下面一个不用管。这个文件只用于仿真，不能用于设计的综合和实现。打开软甲------>新建工程------->设计输入------->分析与综合------->约束输入------->设计实现-------->生成和下载比特流。

请用记事本或者纯文本编辑器打开本地设计完成的电路文件（LogicFuncTools.circ），全选(Ctrl+A)、复制(Ctrl+C)，然后在本页面代码区中全选(Ctrl+A)、粘贴(Ctrl+V)，点击右下方的“评测”按钮，平台会对你的电路代码进行测试。在Logisim中打开实验电路框架LogicFuncTools.circ，在“简化真值表”子电路中，根据给定的简化真值表绘制电路，并进行测试。本关任务：根据如下给定的真值表绘制逻辑电路，其中A、B、C是输入变量，F是输出变量。

实验目的熟悉用Verilog HDL描述电路模块功能的基本方法，掌握连续赋值的使用方法。实验任务用连续赋值的方式描述2选1多路选择器，在右侧代码窗格中补充完成相应的代码并完成测试。相关知识逻辑电路的行为定义在设计大规模电路时，使用门级原始结构会很繁琐。可行的选择是采用更为抽象的表达式和编程结构描述逻辑电路的行为。

描述制作一个四选一的多路选择器，要求输出定义上为线网类型状态转换：d0 11d1 10d2 01d3 00信号示意图：输入描述：输入信号 d1,d2,d3,d4 sel类型 wire输出描述：输出信号 mux_out类型 wire。

3、如果state定义的[1:0],也就是有四种状态，那么如果有没用到的状态，应该用default写完全。1、最简单的状态机-三角波发生器。

1、秒计数器（s_counter, 0-9秒循环计数）2、秒计数器加数码管显示。

3、#10 ：过10个时间单位；’timescale 1ns/10ps 即 1ns 的时间单位 10ps的时间精度。1、always@(a or b or sel) 中的a, b, c是敏感变量，输入。2、testbench 输入端 之后要变动 所以定义为reg。如图：输入3，应该是111_1110,根据波形图是正确的。4、reg 型变量赋值的时候 用带箭头的等号“

Questa Sim0基础仿真教程。

您将获得一个执行 16 位加法的模块 add16。一个 add16 模块计算加法结果的低 16 位，而第二个 add16 模块在收到来自第一个加法器的结转后计算结果的高 16 位。一个 add16 模块计算加法结果的低 16 位，而第二个 add16 模块计算结果的高 16 位。您的top_module将实例化 add16 的两个副本（提供），每个副本将实例化 add1 的 16 个副本（您必须编写）。在每个 add16 中，实例化 16 个完整的加法器（模块 add1，未提供）以实际执行加法。

1、 VL1 输出1描述构建一个没有输入和一个输出常数1的输出的电路输入描述：无输出描述：输出信号为one。

此外，创建一个 4 对 1 多路复用器（未提供），该多路复用器根据 sel[1：0]：输入 d 处的值、第一个 d 之后、第二个之后或第三个 D 触发器之后的值。与 Verilog 中的其他位置一样，端口的矢量长度不必与连接到它的导线匹配，但这会导致矢量的零填充或截断。注：这里基本就是把要用到的过程值（传输过程中），先给声明一下，后面示例模块的时候根据逻辑配对。4、然后试着运行了，但编译成功，结果没全对，当case是00的结果是正确的，后面的全错，然后想了一下是不是没有定义out_my的宽度，然后改成了。

其实可以发现，只要有C语或者其他计算机语言的基础的话，刷vetilog题不算很难上手，写代码的时候还真并不确定语法正不正确，单凭借着对c语言的理解，试着运行，还成功了。

当运行完之后 ，突然发现定义的ab_out、cd_out、abcd_out三根线并没有用上（当时真是没用心，就是简单的循规蹈矩的去做，没做思考），我把三条语句删去之后，运行也是通过的。当然从逻辑上即使不运行这当然是通的。但这样虽然省了代码行数，但如果后面还有继续的电路图，那么这样每行代码的逻辑就会很复杂，也不符合模块化的思想。因为期望代码行数为5，那么经过改进，如下。答案很不唯一，可自行多尝试。

【代码】HDLBits-Verilog学习记录 | Verilog Language-Basics。

相关解释：top_module顶层模块不可修改。