19_验证方法

0. 概述

• 验证的完备性主要依靠覆盖率衡量
• 主要验证方法分类：
  
• ESL/SYSTEMC常用于构建虚拟模型

1. 动态仿真

• ABCD

2. 静态检测

2.1 语法检测

2.2 语义检查

• 有点类似Quartus FPGA编译过程中的警告，从设计可行性上做检测。

2.3 跨时钟域检测

• 动态仿真指RTL阶段的功能仿真，
• 若这里静态跨时钟域检测没有查出问题，那就只可能会在门级检测时会发现。这里是全流程的比较靠前的部分，因此此处应该重点检测。
• 跨时钟域问题门级仿真能否被检测出是一个概率问题，不一定百分百检测出。

2.4 形式验证

• 属性检查主要是基于数学工具算法。
  
• ACD

3. 虚拟模型

• RTL成熟后，上板（FPGA），测试开发的软件。
• 电子系统级(ESL)设计抽象层次越高就越难以体现时序。
• 系统工程师更多关注系统层面，自上而下。ESL通常是系统工程师写（systemC），功能描述文档也是系统工程师完成。
• ESL有一些EDA工具可以将其综合为RTL并进一步翻译为门级电路。但是并不常用，这种情况适用于软件起家的小公司。
• ESL如处理器子系统，可以借助ESL实现，替代RTL中的子系统，参与系统仿真。在参与之前需要做“硬件化”改造，比如添加端口等。
• 除此以外，ESL也可以作为验证环境中的参考模型。
  
• 源自RTL的SystemC模型不能做验证的参考模型。

4. 硬件加速

• 静态检查有很多EDA工具支持，但是速度很慢。
  
• FPGA速度是模拟器的上千倍，模拟器速度又是仿真工具的上千倍。
• FPGA中的内部信号不容易看，因此常用于在RTL成熟后用作软件开发平台。
• RTL没成熟，想要快速调试，那么模拟器就可以发挥其用武之地了。模拟器可以设置断点，看模块内部波形等等很灵活的功能。（实际上，模拟器内部就是FPGA，模拟器=FPGA+仿真软件工具）。模拟器的附加价值很高，单个逻辑门的价值是FPGA的10倍以上。
• 通信芯片就是一个大型的SOC，规模增长很快。SOC体积虽然线性增长，但是仿真器没法做并行仿真，各个过程块都需要拆分成各个线程并进行交互，所以对于仿真器要的性能要求实际上远远高于SOC。

5. 效能验证

• 多核结构（大小核），高性能用大核。
• 聚合结构，各个子系统都带有自己的运算核心，自主控制。

6. 性能验证

• 效能验证、性能验证一般都有一些指标交由验证人员去检测。
• 性能测试一般是在较大负载下进行测试，寻找优化空间。
  
  
• ABCD