2020年03月_Arist9612

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原创 FPGA设计之时序约束（三）——伪路径及多周期路径约束

创建好时钟、定义好输入输出延迟后，就可以按照这些约束对设计进行时序分析了。默认的情况下，软件按照1T 原则分析所有需要检查的timing path。在综合、布局布线时，工具也会根据时序约束，尽可能使所有timing path都满足1T的要求。但工具也不是万能的，如果设计要求过高的话，有些timing path可能不能达到设计要求，这样不满足设计要求的timing path就会以timing vi...

2020-03-29 12:39:25 3667

原创 FPGA设计之时序约束（二）——划分时钟域

在创建好所有的时钟后，需要定义这些时钟之间的关系。Set Clock Groups在默认情况下，TimeQuest认为设计中所有的时钟都是同步的，并把所有的时钟都放在同一个group里。如果设计中有异步时钟，就需要用命令把异步时钟分组并定义出来。1.一般来说，由不同时钟源（晶振）产生的，时钟之间无法保证对应关系的时钟，必然属于异步时钟；2.有同一个时钟源并且由同一个PLL产生的，不同分频倍...

2020-03-29 11:22:40 1747

原创 FPGA设计之时序约束（一）——基准及派生时钟

本文按照时钟的产生顺序介绍了在FPGA时序约束时，.sdc文件常用的约束命令。Create Clock创建基准时钟。基准时钟是输入到FPGA中的原始输入时钟。与PLLs输出的时钟不同，基准时钟一般是由片外晶振或者时钟分配板产生的。定义基准时钟的意义是：可以让其他生成时钟和时序约束都以该基准时钟为参照。命令格式：create_clock -name {local_clk_i} -peri...

2020-03-20 19:03:06 2050

原创 FPGA设计之全局时钟网络

概述FPGA中的全局时钟网络资源，贯穿整个器件，为各个象限的各个资源类型（IO、LAB/ALM、乘法器、M9K等）提供服务。走全局时钟网络的信号具有低偏斜、高质量的特点。适合使用全局时钟网络的控制信号：譬如使能信号、CLK、RST_N、内部逻辑产生的锁存信号等，具有高扇出、低延时要求的信号。每个器件的全局时钟网络资源是有限的，譬如Cyclone 10 LP有20个，且用且珍惜。若工程要求使...

2020-03-31 00:04:32 3313

DC DC 介绍，图片版本的PDF

2022-04-01

计算机网络7参考答案.pdf

计算机网络第七版参考答案_谢希仁

2021-04-07

30_ces_svtb_2011.12.rar

systemVerilog的路由器验证实例，包括LAB1~LAB6，完整版，带注释。完整版，带注释。看不懂不要钱。

2020-07-13

crc-gen.rar

这是一个可以自动生成CRC校验码固件代码的软件，可以用于通信领域CRC校验模块的自动生成。

2020-06-17

40_CRC_test.rar

涉及到状态机（控制通路）和移位计算（数据通路）的混合，稍微有点复杂。 CRC串行计算的原理就是通过线性反馈移位寄存器进行输入数据移位，同时对应的生成多项式相应项数与对应数据位做异或反馈到输入端，当所有的数据位均移入时，移位寄存器的值就是CRC结果。

2020-06-16

Static timing analysis for nanometer designs_ a practical approach-Springer.rar

Static timing analysis for nanometer designs_ a practical approach-Springer PDF Rakesh Chadha, J. Bhasker (auth.)-Static timing analysis for nanometer designs_ a practical approach-Springer US (2009)

2020-06-11