FPGA设计之时序约束（三）——伪路径及多周期路径约束

本文针对Intel FPGA。
创建好时钟并且按照异步规则分组后，就可以按照这些约束对设计进行时序分析了。
默认的情况下，软件按照launch沿、latch沿只间隔一个时钟周期（1T）的原则分析所有需要检查的timing path。在综合、布局布线时，工具也会根据时序约束，尽可能使所有timing path都满足1T的要求。但工具也不是万能的，如果设计要求过高的话，有些timing path可能达不到设计要求，这样不满足设计要求的timing path就会以timing violation（时序违例）的形式给出。
在很多情况下，设计的结构和功能并不要求所有的timing path都符合1T的要求，甚至有的timing path则根本没有时序要求，比如说异步复位信号。这时候，就可以对这一类的timing path设定相对宽松的时序约束或者不做时序要求，称之为timing exceptions。
常用的设定timing exception的方式有两种：false path和Multicycle path。

Set False Path

set_clock_groups 不可以完全代替set_false_path。因为伪路径并不一定是跨时钟域路径。
什么情况下需要用到set_false_path呢ÿ