VGA协议显示

已于 2022-01-28 11:09:43 修改
阅读量1.9k 收藏 11
点赞数 4
分类专栏： FPGA 文章标签： 计算机视觉 verilog fpga 单片机
于 2021-12-24 15:47:46 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/qq_43485409/article/details/122005264
版权

VGA引脚定义

在这里插入图片描述

在这里插入图片描述

VGA扫描原理

VGA 显示器扫描方式示意图

(1) 在行、场同步信号的同步作用下，扫描坐标定位到左上角第一个像素点坐标；
(2) 自左上角(第一行)第一个像素点坐标，逐个像素点向右扫描(图中第一个水平方向箭
头)；
(3) 扫描到第一行最后一个数据，一行图像扫描完成，进行图像消隐，扫描坐标自第一
行行尾转移到第二行行首(图中第一条虚线)；
(4) 重复若干次扫描至最后一行行尾，一帧图像扫描完成，进行图像消隐，扫描坐标跳
转回到左上角第一行行首(图中对角线箭头)，开始下一帧图像的扫描。
在扫描的过程中会对每一个像素点进行单独赋值，使每个像素点显示对应色彩信息，
当一帧图像扫描结束后， 开始下一帧图像的扫描，循环往复，当扫描速度足够快，加之人
眼的视觉暂留特性，我们会看到一幅完整的图片，而不是一个个闪烁的像素点。

VGA协议

VESA 标准下的行同步时序图
VESA 标准下的行同步时序图
图中 Video 代表传输的图像信息， HSync 表示行同步信号。 HSync 自上升沿起到下一个上升沿止为一个完整周期，我们称之为行扫描周期。一个完整的行扫描周期，包含 6 部分： Sync（同步） 、 Back Porch（后沿） 、 Left Border（左边框） 、 “Addressable” Video（有效图像）、 Right Border（右边框）、 Front Porch（前沿） ，这 6 部分的基本单位是 pixel（像素），即一个像素时钟周期。在一个完整的行扫描周期中， Video 图像信息在 HSync 行同步信号的同步下完成一图像的扫描显示， Video 图像信息只有在“Addressable” Video（有效图像） 阶段，图像信息有效，其他阶段图像信息无效。HSync 行同步信号在 Sync（同步） 阶段，维持高电平，其他阶段均保持低电平，在下一个行扫描周期的 Sync（同步） 阶段， HSync 行扫描信号会再次拉高，其他阶段拉低，周
而复始

VESA 标准下的场同步时序图
在这里插入图片描述Video 代表传输的图像信息， VSync 表示场同步信号， VSync 自上升沿起到下一个上升沿止为一个完整周期， 我们称之为场扫描周期。一个完整的场扫描周期，也包含 6 部分： Sync（同步）、 Back Porc（后沿）、 TopBorder（上边框）、 “Addressable” Video（有效图像）、 Bottom Border（底边框）、 FrontPorch（前沿），与行同步信号不同的是，这 6 部分的基本单位是 line（行） ，即一个完整的行扫描周期。
在一个完整的场扫描周期中， Video 图像信息在 HSync（行同步信号）和 VSync（场同步信号） 的共同作用下完成一帧图像的显示， Video 图像信息只有在“Addressable” Video（有效图像）阶段，图像信息有效，其他阶段图像信息无效。VSync 行同步信号在 Sync（同步）阶段，维持高电平，其他阶段均保持低电平，完成一个场扫描周期后，进入下一帧图像的扫描

VGA 时序图
在这里插入图片描述图中的红色区域表示在一个完整的行扫描周期中， Video 图像信息只在此区域有效，黄色区域表示在一个完整的场扫描周期中， Video 图像信息只在此区域有效，两者相交的橙色区域， 就是 VGA 图像的最终显示区域

VGA显示模式

行/场信号周期在这里插入图片描述
行周期数 * 场周期数*帧数 == 频率

VGA多色彩条显示

VGA控制模块

输出RGB、Hsync、Vsync、数据信号，并输出像素点坐标。

VGA控制模块设计图

在这里插入图片描述

VGA控制模块设计时序

在这里插入图片描述

VGA控制模块代码

module  VGA_CTRL(

input       wire                Clk           ,               
input       wire                Rst_n         ,
input       wire    [15:0]      Pix_data      ,

output      wire    [15:0]      Reb           ,
output      wire                Hsync         ,
output      wire                Vsync         ,
output      wire    [10:0]      Pix_x         ,
output      wire    [10:0]      Pix_y         
);                                            

reg         [10:0]              cnt_h         ;  //行同步信号计数器
reg         [10:0]              cnt_v         ;  //场同步信号计数器
wire                            rgb_value     ;  //像素信息输出有效信号
wire                            pix_data_reg  ;  //像素点坐标开始信号


parameter       H_SYNC  =   11'd96     ,         //行同步周期
                H_BACK  =   11'd40     ,         //行后沿周期
                H_LEFT  =   11'd8      ,         //行左边框周期
                H_ABLE  =   11'd640    ,         //行有效图像周期数
                H_RIGHT =   11'd8      ,         //行右边框
                H_PRONT =   11'd8      ,         //行前沿
                H_TORAL =   11'd800    ;         //行总扫描周期
                                       
parameter       V_SYNC  =   11'd2      ,         //列同步周期
                V_BACK  =   11'd25     ,         //列后沿周期
                V_LEFT  =   11'd8      ,         //列左边框周期
                V_ABLE  =   11'd480    ,         //列有效图像周期数
                V_RIGHT =   11'd8      ,         //列右边框
                V_PRONT =   11'd2      ,         //列前沿
                V_TORAL =   11'd525    ;         //列总扫描周期

//行同步信号计数器计数
always @(posedge Clk or negedge Rst_n)
    if(!Rst_n)
        cnt_h   <=  1'b0;
    else
    if(cnt_h    ==  (H_TORAL - 1'b1))
        cnt_h   <=  1'b0;
    else
        cnt_h   <=  cnt_h   +   1'b1;
//列同步计数器计数
always @(posedge Clk or negedge Rst_n)
    if(!Rst_n)
        cnt_v   <=  1'b0;
    else
    if((cnt_h   ==  (H_TORAL - 1'b1))   &&  (cnt_v   == (V_TORAL -  1'b1)))
        cnt_v   <=  1'b0;
    else
    if(cnt_h   ==  (H_TORAL - 1'b1))
        cnt_v   <=  cnt_v   +   1'b1;
    else
        cnt_v   <=  cnt_v;
//reb数据输出有效信号rgb_value产生
assign  rgb_value   =   ((cnt_h  >=  (H_SYNC + H_BACK +H_LEFT)) && (cnt_h < (H_SYNC + H_BACK +H_LEFT + H_ABLE)) && 
                         (cnt_v  >=  (V_SYNC + V_BACK +V_LEFT)) && (cnt_v < (V_SYNC + V_BACK +V_LEFT + V_ABLE)));
                         
//输入图像信息请求信号
assign  pix_data_reg    =   ((cnt_h  >=  (H_SYNC + H_BACK + H_LEFT - 1'b1)) && (cnt_h < (H_SYNC + H_BACK + H_LEFT + H_ABLE - 1'b1)) && 
                         (cnt_v  >=  (V_SYNC + V_BACK + V_LEFT)) && (cnt_v < (V_SYNC + V_BACK + V_LEFT + V_ABLE)));

//像素点坐标产生
assign  Pix_x   =   (pix_data_reg)? (cnt_h - (H_SYNC + H_BACK + H_LEFT - 1'b1)) : 11'h7ff;
assign  Pix_y   =   (pix_data_reg)? (cnt_v - (V_SYNC + V_BACK + V_LEFT)) : 11'h7ff;

//行同步信号产生
assign  Hsync   =   (cnt_h   <=  (H_SYNC - 1'b1))? 1'b1 : 1'b0 ;
//场同步信号产生
assign  Vsync   =   (cnt_v   <=  (V_SYNC - 1'b1))? 1'b1 : 1'b0 ;

assign  Reb    =   (rgb_value) ? Pix_data : 16'b0 ;

endmodule

VGA控制模块仿真代码

使用时序逻辑生成模拟的像素输入数据。仿真17ms一帧。

`timescale 1ns/1ns
`define CLOCK 20    

module  VGA_CTRL_tb();   //仿真一帧17ms
    
reg                 Rst_n           ;
reg                 Clk             ;
wire                clk_25m         ;
wire                locked          ;
wire                sys_rst_n       ;
reg     [15:0]      pix_data        ;
wire    [15:0]      reb             ;
wire                Hsync           ;
wire                Vsync           ;
wire    [10:0]      Pix_x           ;
wire    [10:0]      Pix_y           ;


initial Clk = 1;
always #(`CLOCK/2) Clk = ~ Clk;

assign  sys_rst_n   =   locked  &&  Rst_n ;

CLK_START	CLK_START_inst (
	.areset (!Rst_n     ),
	.inclk0 (Clk        ),
	.c0     (clk_25m    ),
	.locked (locked     )
);

VGA_CTRL    VGA_CTRL_inst(

    .Clk      (clk_25m   )     ,               
    .Rst_n    (sys_rst_n )     ,
    .Pix_data (pix_data  )     ,

    .Reb      (reb       )     ,
    .Hsync    (Hsync     )     ,
    .Vsync    (Vsync     )     ,
    .Pix_x    (Pix_x     )     ,
    .Pix_y    (Pix_y     )     
);

always @(posedge clk_25m  or negedge Rst_n)
    if(!Rst_n)
        pix_data    <=  1'b0;
    else
    if((Pix_x   >=  1'b0) && (Pix_x   <=  11'd639) &&  (Pix_y  >=  1'b0)   &&  (Pix_y  <=  11'd479))
        pix_data    <=  16'hffff;
    else
        pix_data    <=  1'b0;        
  
initial 
begin
    Rst_n = 0;
    #(`CLOCK*5+1);
    Rst_n = 1;
    #(`CLOCK+1);   
$stop;
end
endmodule

VGA控制模块仿真结果

Vsync周期信号出现两次中为一帧。
在这里插入图片描述

VGA图像生成模块

将输入的像素点x的坐标平均分为10等分，依次显示红、橙、黄、绿、青、蓝、紫、黑、白、灰色。

VGA图像生成模块设计图

在这里插入图片描述

VGA图像生成模块设计时序

在这里插入图片描述

VGA图像生成模块代码

module  VGA_PIC(
    
input       wire            Clk         ,
input       wire            Rst_n       ,
input       wire    [10:0]  Pix_x       ,
input       wire    [10:0]  Pix_y       ,

output      reg     [15:0]  Pix_data    
);

parameter   H_VALID =   12'd640 ,   //行有效数据
            V_VALID =   12'd480 ;   //场有效数据

parameter   RED     =   16'hF800,   //红色
            ORANGE  =   16'hFC00,   //橙色 
            YELLOW  =   16'hFFE0,   //黄色
            GREEN   =   16'h07E0,   //绿色
            CYAN    =   16'h07FF,   //青色
            BLUE    =   16'h001F,   //蓝色
            PURPPLE =   16'hF81F,   //紫色
            BLACK   =   16'h0000,   //黑色
            WHITE   =   16'hFFFF,   //白色
            GRAY    =   16'hD69A;   //灰色

always @(posedge Clk or negedge Rst_n)
    if(!Rst_n)
        Pix_data    <=  1'b0;
    else
    if((Pix_x    >=  1'b0) && (Pix_x    <   (H_VALID / 10 * 1)))
        Pix_data    <=  RED;     
    else
    if((Pix_x    >=  ((H_VALID / 10) * 1)) && (Pix_x  <   ((H_VALID / 10) * 2)))
        Pix_data    <=  ORANGE;                         
    else                                                
    if((Pix_x    >=  ((H_VALID / 10) * 2)) && (Pix_x  <   ((H_VALID / 10) * 3)))
        Pix_data    <=  YELLOW;                       
    else                                    
    if((Pix_x    >=  ((H_VALID / 10) * 3)) && (Pix_x  <   ((H_VALID / 10) * 4)))
        Pix_data    <=  GREEN;                          
    else                                  
    if((Pix_x    >=  ((H_VALID / 10) * 4)) && (Pix_x  <   ((H_VALID / 10) * 5)))
        Pix_data    <=  CYAN;                         
    else                                   
    if((Pix_x    >=  ((H_VALID / 10) * 5)) && (Pix_x  <   ((H_VALID / 10) * 6)))
        Pix_data    <=  BLUE;                            
    else                                
    if((Pix_x    >=  ((H_VALID / 10) * 6)) && (Pix_x  <   ((H_VALID / 10) * 7)))
        Pix_data    <=  PURPPLE;                        
    else                                 
    if((Pix_x    >=  ((H_VALID / 10) * 7)) && (Pix_x  <   ((H_VALID / 10) * 8)))
        Pix_data    <=  BLACK;                         
    else                                              
    if((Pix_x    >=  ((H_VALID / 10) * 8)) && (Pix_x  <   ((H_VALID / 10) * 9)))
        Pix_data    <=  WHITE;    
    else            
    if((Pix_x    >=  ((H_VALID / 10) * 9)) && (Pix_x  <    H_VALID  ))
        Pix_data    <=  GRAY;
    else
        Pix_data    <=  BLACK;    
endmodule

VGA图像模块顶层

将控制模块与图像生成模块例化。

VGA图像模块顶层设计图

在这里插入图片描述

VGA图像模块顶层代码

module  VGA_COLOR(
    input       wire                Clk    ,         
    input       wire                Rst_n  ,

    output      wire  [15:0]        Rgb    ,
    output      wire                Hsync  ,
    output      wire                Vsync

);

wire            clk_25m        ;
wire            locked         ; 
wire            sys_rst_n      ;
wire   [15:0]   pix_data       ;
wire   [10:0]   Pix_x          ;
wire   [10:0]   Pix_y          ;

assign  sys_rst_n   =   locked  &&  Rst_n ;

CLK_START	CLK_START_inst (
	.areset (!Rst_n     ),
	.inclk0 (Clk        ),
	.c0     (clk_25m    ),
	.locked (locked     )
);

VGA_CTRL    VGA_CTRL_inst(

    .Clk      (clk_25m   )     ,               
    .Rst_n    (sys_rst_n )     ,
    .Pix_data (pix_data  )     ,

    .Reb      (Rgb       )     ,
    .Hsync    (Hsync     )     ,
    .Vsync    (Vsync     )     ,
    .Pix_x    (Pix_x     )     ,
    .Pix_y    (Pix_y     )     
);

VGA_PIC     VGA_PIC_inst(
    
    .Clk       (clk_25m)  ,
    .Rst_n     (sys_rst_n)  ,
    .Pix_x     (Pix_x     )  ,
    .Pix_y     (Pix_y     )  ,

    .Pix_data  (pix_data)  
);

endmodule

VGA图像模块顶层仿真代码

`timescale 1ns/1ns
`define CLOCK 20

module  VGA_COLOR_tb();

reg             Clk         ;
reg             Rst_n       ;
                                
wire  [15:0]    Rgb         ;
wire            Hsync       ;
wire            Vsync       ;

VGA_COLOR   VGA_COLOR_inst(
        .Clk    (Clk),         
        .Rst_n  (Rst_n),

        .Rgb    (Rgb   ),
        .Hsync  (Hsync ),
        .Vsync  (Vsync )
);

initial Clk = 1;
always #(`CLOCK/2) Clk = ~ Clk;

initial 
begin
    Rst_n = 0;
    #(`CLOCK*5+1);
    Rst_n = 1;
    #(`CLOCK*5+1);    
$stop;
end

endmodule

VGA图像模块顶层仿真结果图

每行输出循环相同的16位数据。
仿真每秒60帧中的一帧，也就是16.66666ms。仿真一帧图像约为17ms。
在这里插入图片描述

不想秃发
关注
  • 4
    点赞
  • 踩
  • 11
    收藏
    觉得还不错? 一键收藏
  • 5
    评论
专栏目录
VGA信号量测协议及标准
11-05
VGA信号量测协议及标准VGA信号量测协议及标准VGA信号量测协议及标准VGA信号量测协议及标准VGA信号量测协议及标准VGA信号量测协议及标准VGA信号量测协议及标准VGA信号量测协议及标准
VGA协议实践
m0_53525274的博客
04-28 459
VGA协议实践
【嵌入式系统应用开发实验二】---VGA协议实践
weixin_52166467的博客
04-28 538
【嵌入式系统应用开发实验二】---VGA协议实践
FPGA——VGA显示协议
a17377547725的博客
03-24 771
VGA显示协议
VGA.rar_fpga vga显示
09-24
在本案例中，“VGA.rar_fpga vga显示”指的是使用FPGA（Field-Programmable Gate Array）设计实现VGA显示功能。FPGA是一种可编程逻辑器件，能够根据用户的需求配置成各种数字电路，常用于原型设计、高速计算以及专用...
vga_driver_bonegom_vga_vga显示_
10-01
总的来说，理解和开发VGA驱动程序需要深入的计算机硬件知识，包括数字电路、总线协议和操作系统内核的交互。这个项目可能是一个嵌入式系统或低级编程的实践，旨在提高显示性能或适应特定的硬件限制。
基于FPGA的彩色图片VGA显示
07-24
【基于FPGA的彩色图片...它不仅锻炼了开发者在硬件描述语言（如VHDL或Verilog）编程的能力，还要求对计算机图形学、视频显示协议有深入理解。通过这样的实践，我们可以更好地理解和掌握现代电子系统的设计原理和方法。
VGA显示RGB彩条实验
11-01
FPGA在VGA彩条实验中的作用是生成符合VGA协议的时序信号和RGB数据。这包括行同步（HS）、场同步（VS）、像素时钟（Pixel Clock）以及R、G、B三原色的电平。实验者需要编写Verilog或VHDL这样的硬件描述语言代码，配置...
ov5640摄像头VGA显示
11-14
这需要深入理解OV5640的特性，掌握FPGA的逻辑设计，以及对VGA接口协议的熟悉。通过这样的系统设计，可以在有限的硬件资源下，实现高清视频的实时处理和显示。在实际应用中，可能还需要考虑到功耗、稳定性、成本等...
VGA协议及VGA显示
weixin_47554309的博客
06-10 2138
VGA协议及图像显示
FPGA 入门 —— VGA
ppqppl的博客
04-25 1699
FPGA 入门 —— VGA VGA 协议简介 简介 VGA 的全称是 Video Graphics Array，即视频图形阵列，是一个使用模拟信号进行视频传输的标准。早期的 CRT 显示器由于设计制造上的原因，只能接收模拟信号输入，因此计算机内部的显卡负责进行数模转换，而 VGA 接口就是显卡上输出模拟信号的接口。如今液晶显示器虽然可以直接接收数字信号，但是为了兼容显卡上的VGA接口，也大都支...
VGA协议
q1594的博客
05-02 1480
1.VGA时序 2.不同分辨率的VGA参数 3.基于小梅哥5寸800x480TFT屏幕的显示驱动 3.1小梅哥TFT屏幕接口和意义 由表可知，驱动TFT屏幕需要输入RGB分量、TFT像素时钟、DISP显示开关、HSYNC、VSYNC行场同步信号、DE数据使能. 驱动代码为`module tft_driver( input wire tft_clk, input wire tft_rst_n, input wire tft_disp, input wire [15:0] dat
FPGA纯verilog实现任意分辨率视频输出显示，高度贴近真实项目，提供工程源码和技术支持
qq_41667729的博客
02-14 4529
FPGA纯verilog实现任意分辨率视频输出显示，高度贴近真实项目，提供工程源码和技术支持 本设计使用纯Verilog代码实现，重点在于基于AXI协议的DDR控制器的运用，理论上讲，只要有AXI协议的FPGA均可使用，比如Xilinx、国产紫光同创等； 本设计主要解决非VESA协议分辨率视频的显示问题，高度贴近真实项目，适用于医疗、竣工等图像相关项目。
通信协议——VGA
染血黑兔的博客
07-21 4519
VGA概述硬件接口扫描方式行场信号时序要求 概述 VGA（Video Graphics Array）视频图形阵列是IBM于1987年提出的一个使用模拟信号的电脑显示标准。VGA接口即电脑采用VGA标准输出数据的专用接口。VGA接口共有15针，分成3排，每排5个孔，显卡上应用最为广泛的接口类型，绝大多数显卡都带有此种接口。它传输红、绿、蓝模拟信号以及同步信号(水平和垂直信号)。VGA显示器具有成本低、结构简单、应用灵活的优点。 硬件接口 VGA 的驱动电路常用的有 2 种： （1） R-2R 电阻模拟电路设计
FPGA-VGA协议实践
最新发布
weixin_42581439的博客
04-09 1065
概述：VGA(Video Graphics Array)，视频图形阵列，是一种视频传输标准，具有分辨率高、显示速度快、颜色丰富等优点，不支持音频传输。FPGA开发板DE2-115软件环境：软件环境-Quartus-Ⅱ一、VGA介绍什么是VGAVGA不是用来显示的那块屏幕，而是用来传输信号的接口。VGA全称是Video Graphics Array，即视频图形阵列，是模拟信号的一种视频传输标准。
评论 5
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值