imut_du FPGA作业1_步骤详解

一、新建工程
1、选择file—>new project wizard

next

3、更改文件夹地址并命名

4、如无文件导入直接跳过

5、按下图选择器件

6、如需仿真则需在simulation中的None改为simulation

finish
二、新建VHDL文件
File —>new---->VHDL File

复制粘贴如下代码

LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
ENTITY light IS
PORT(
x1, x2 : IN STD_LOGIC ;
f : OUT STD_LOGIC);
END light ;
ARCHITECTURE LogicFunction OF light IS
BEGIN
f <= (x1 AND NOT x2) OR (NOT x1 AND x2) ;
END LogicFunction ; 

保存（默认名字不修改）

在左侧菜单栏选择compile design

右键—>start
此时报错如下

问题原因:

文件名不一致
将其修改一致后编译成功

三、仿真
file—>new–>university program VWF
点击ok后得到下图，左侧空白处右键单击,然后选择insert node or bus

点击node finder

选择在程序编写文件中查找，点击list，点击">>"将找到的输入输出添加到右侧

之后一直ok得到结果如下

因为有两个输入，故有四种输入组合状态
通过工具栏的高低电平设置波形输入状态如下图

点击simulation —>run functional simulation得到结果如下

由仿真结果可知该电路是一个判不一致电路，当两个输入不一样时结果为1，两个输入一致时结果为0，与上课的电路一致。

工程文件获取地址：
工程连接
提取码：1111
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