Verilog 条件编译

青柠Miya

已于 2022-05-08 10:55:22 修改

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分类专栏： FPGA学习文章标签： fpga开发 verilog设计 Verilog testbench编写

于 2022-05-07 11:24:43 首次发布

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该操作可以在设计文件和测试文件中使用

语法规则：
	`define <FLAG>
	`define <FLAG1>
	`define <FLAG2>

// Style #1: Only single `ifdef
	`ifdef <FLAG>
		// Statements
	`endif
 
// Style #2: `ifdef with `else part
	`ifdef <FLAG>
		// Statements
	`else
		// Statements
	`endif
 
// Style #3: `ifdef with additional ifdefs
	`ifdef <FLAG1>
		// Statements
	`elsif <FLAG2>
		// Statements
	`else
		// Statements
	`endif

实例如下：

//根据需要选择对应条件

// `define Sclk_100KHz 

// `define Sclk_3_4MHz

	`ifdef Sclk_100KHz
		parameter SCLK_FRE = 32'd100_000;//100KHz
	`elsif Sclk_3_4MHz
		parameter SCLK_FRE = 32'd3_400_000; //3.4MHZ
	`else
		parameter SCLK_FRE = 32'd400_000;//400KHz
	`endif